Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
наборов
Jn - 1
Kn - 1
Qn - 1
Cn
Qn
0
0
0
0
0
0
8
0
0
1
0
1
1
0
0
0
1
0
9
0
0
1
1
1
2
0
1
0
0
0
10
0
1
1
0
1
3
0
1
0
1
0
11
0
1
1
1
0
4
1
0
0
0
0
12
1
0
1
0
1
5
1
0
0
1
1
13
1
0
1
1
1
6
1
1
0
0
0
14
1
1
1
0
1
7
1
1
0
1
1
15
1
1
1
1
0
На рис. 6.4 а, б показаны схема и условное обозначение, 6.4 в – карта Карно.
Рис. 6.4
D-триггеры
К D-триггерам относятся последовательностные бистабильные устройства с одним информационным входом D и входом синхронизации С, которые в моменты действия синхронизирующего уровня или фронта устанавливаются в состояние, определяемое логическим уровнем сигнала на входе D, a в паузе между синхроимпульсами находятся в режиме хранения информации. Другими словами, D-триггер задерживает на один такт информацию, существовавшую на входе D.
Таблица переходов для D-триггера
|
Такт n |
Такт n+1 |
||
|
C |
Dn |
Qn |
Qn+1 |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
Функционирование синхронного D-триггера в статических режимах описывается картой Карно и характеристическим уравнением
(6.4)
Реализации синхронных D-триггеров, удовлетворяющих уравнению (6.4), показаны на рис. 6.5.
Рис. 6.5
DV-триггеры
Триггеры DV-типа представляют собой модификацию D-триггеров. Их логические функции определяются наличием дополнительного разрешающего входа V, играющего роль разрешающего по отношению ко входу D. Когда V=1, триггер функционирует как D-триггер, а при V=0 он переходит в режим хранения информации независимо от смены сигналов на входе D. Записанная в D-триггер информация не может храниться более одного такта: с каждым тактовым импульсом состояние триггера обновляется. Наличие V-входа расширяет функциональные возможности D-триггера, позволяя в нужные моменты времени сохранять информацию на выходах в течение требуемого числа тактов.
Уравнение DV-триггера имеет следующий вид:
Qn+1 = Dn Vn v QnVn.
Запись информации в таких триггерах происходит, когда С=1 и V=1. Поэтому в DV-триггер можно обратить всякий тактируемый D-триггер: со статическим, динамическим или двуступенчатым управлением, - добавив V-вход и логически связав его операцией И с управляющим С-входом (рис. 6.6). В таком триггере входы С и V можно менять местами, не влияя на логику работы. Сигналы С=1 и V=1 должны действовать в одно время. Поскольку вход V - подготавливающий, сигнал V=1 должен перекрывать по длительности оба фронта тактового импульса. На рис. 6.6. показано преобразование D-триггера в DV-триггер.
Рис. 6.6.
В функциональном отношении DV-триггер относится к универсальным. В этом смысле их можно сопоставить с JK-триггерами. Однако возможности последних шире.
D- и DV-триггеры широко применяются в устройствах запоминания двоичной информации в качестве разряда регистра или счетчика и в других узлах цифровой техники. Эти триггеры очень удобны в быстродействующих системах, поскольку передача информации происходит по одному входу, т.е. исключено состязание сигналов.
Т-триггер
Т-триггеры - последовательностные регенеративные бистабильные устройства с одним управляющим входом Т, которые каждым входным сигналом переключаются в противоположное состояние. В зависимости от того, фронт или срез входного сигнала используется для управления (от нуля к единице или от единицы к нулю), считается, что Т-триггер имеет прямой или инверсный динамический вход. По способу ввода входной информации Т-триггеры могут быть синхронными и асинхронными.
Т-триггер - единственный вид триггера, текущее состояние которого определяется не информацией на входах, а состоянием в предыдущем такте.
Работа такого триггера описывается уравнением:
Qn+1 = Tn Qn v TnQn.
из которого следует, что Т-триггер реализует операцию сложе ния по модулю 2. Поэтому Т-триггеры, режим их работы и управ ляющий вход называют счетными.
Асинхронный Т-триггер (рис. 6.7, а, б) помимо основного запоминающего элемента RS-триггера на логических элементах DD5, DD6 содержит схему управления, включающую линии задержки DD1, DD4 и логические вентили DD2, DD3.
Рис. 6.7.