Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
4 Разработка и описание микропроцессорной системы
Лист
КР.230101.010 07 13 ПЗ
Согласно постановке задачи разработано описание микропроцессорной системе на базе МП комплекта КР580 серии.
4.1 Карта памяти адресов внешних устройств
Для построения схемы электрической принципиальной МП системы построенной на базе МП комплекта КР580 серии строится дешифратор выбора внешних устройств и вспомогательных устройств контроллеров.
Для построения дешифратора общего назначения строится 2 таблицы:
- в таблице 4.1 – указываются сигналы , которые определяются входными сигналами адресов поступающий на дешифратор;
Таблица 4.1 – Назначение выводов дешифратора
|
Выводы дешифратора |
Адрес ВУ |
Устройства ввода / вывода |
Позиция элемента |
|
000H |
Контроллер прерываний |
DD16 |
|
|
010H |
Интервальный таймер |
DD20 |
|
|
020H |
Контроллер прямого доступа к памяти |
DD15 |
|
|
030H |
Параллельный программируемый интерфейс |
DD36 |
|
|
040H |
Буферный регистр входа цифровых данных |
DD10 |
|
|
050H |
Буферный регистр входа цифровых данных |
DD11 |
|
|
060H |
Буферный регистр выхода цифровых данных |
DD25 |
|
|
070H |
Буферный регистр выхода цифровых данных |
DD32 |
|
|
080H |
Буферный регистр выхода цифровых данных |
DD35 |
|
|
090H |
Последовательный канал |
DD33 |
|
|
0A0H |
Буферный регистр цифро-аналогового преобразователя |
DD30 |
|
|
0B0H |
Буферный регистр цифро-аналогового преобразователя |
DD31 |
- в таблице 4.2 – указывается карта адресов внешних устройств, где расписывается название и подтип данного устройства, а так же указывается адресные линии, где в двоичном коде указывается направления передачи данных для данного порта: только чтение R (read), только запись W (write), чтение и запись R/W. Так же указывается адрес портов и сигналов выбора устройств.
Таблица 4.2 – Адреса портов устройств ввода / вывода.
|
Внешние Устройства |
Подтип Устройства |
Адресные линии |
Направление передачи |
Адреса Портов |
Сигналы внешнего устройства |
|
A7..A0 |
|||||
|
Контроллер прерываний |
ICW1, OCW2, OCW3. |
0000,0000 |
W/R |
000H |
|
|
ICW2, ICW3, OCW1 |
0000,0001 |
W/R |
001H |
||
|
Интервальный таймер |
Канал 0 |
0001,0000 |
W/R |
010H |
|
|
Канал 1 |
0001,0001 |
W/R |
011H |
||
|
Канал 2 |
0001,0010 |
W/R |
012H |
||
|
РУС |
0001,0011 |
W/R |
013H |
||
|
Контроллер ПДП |
Канал 0 |
0010,0000 |
W/R |
020H |
|
|
Канал 1 |
0010,0001 |
W/R |
021H |
||
|
Канал 2 |
0010,0010 |
W/R |
022H |
||
|
Канал 2 |
0010,0011 |
W/R |
023H |
||
|
ППИ |
Порт А |
0011,0000 |
W/R |
030H |
|
|
Порт В |
0011,0001 |
W/R |
031H |
||
|
Порт С |
0011,0010 |
W/R |
032H |
||
|
РУС |
0011,0011 |
W/R |
033H |
||
|
Буферный регистр ввода данных |
Буферный регистр |
0100,0000 |
R |
040H |
|
|
Буферный регистр ввода данных |
Буферный регистр |
0101,0000 |
R |
050H |
|
|
Буферный регистр вывода данных |
Буферный регистр |
0110,0000 |
W |
060H |
|
|
Буферный регистр вывода данных |
Буферный регистр |
0111,0000 |
W |
070H |
|
|
Буферный регистр вывода данных |
Буферный регистр |
1000,0000 |
Лист КР.230101.010 07 13 ПЗ W |
080H |
Окончание таблицы 4.2
|
Внешние устройства |
Подтип устройства |
Адресные линии |
Направление передачи |
Адрес портов |
Сигналы выбора устройства |
|
A7..A0 |
|||||
|
Последователь. канал (УСАПП) |
Регистр управления |
1001,0000 |
W |
090H |
|
|
Регистр управления |
1001,0001 |
R |
091H |
||
|
ЦАП |
Буферный регистр |
1010,0000 |
W |
0A0H |
|
|
ЦАП |
Буферный регистр |
1011,0000 |
W |
0B0H |
На основании данных представленных в таблице 4.1 и 4.2 выбирается дешифратор, на входы которого поступают старшие адреса, и формируется сигнал поступающих на дешифратор , который приходит с блока логики DD… и этот блок управления сигналами управления системного контроллера , .
На рисунке 4.1 представлено УГО дешифратора выбора устройств (ввода / вывода информации) внешнего устройства.
Лист
КР.230101.010 07 13 ПЗ
Рисунок 4.1
Согласно заданию был построен дешифратор общего назначения, работа которого управляется с помощью МП ядра согласно адресу, в результате которого формируется сигнал выбора CSi, который выбирает нужную микросхему ВУ построенного в МП системе КР580 серии.
4.2 Карта памяти
Согласно постановке задачи, построить внешнюю память устройства, которая через системную магистраль связывается с МП ядром и устройствами ввода/вывода информации.
Для построения схемы электрической принципиальной, т.е. что бы в схеме реализовать ПЗУ и ОЗУ, необходимо составить карту памяти.
Карта памяти позволяет наглядно выбрать адресные линии, которые будут управляющие, количество интегральных микросхем ПЗУ и ОЗУ, которые реализуют адресное пространство памяти.
В таблице 4.3 представлены данные внешней памяти.
Таблица 4.3 - Данные внешней памяти
|
ОЗУ |
Объём памяти ОЗУ |
48К |
Адресное пространство ОЗУ |
|
Тип и организация ОЗУ |
8к х 8, i5164 S/L |
(4000-FFFF)H |
|
|
ПЗУ |
Объём памяти ПЗУ |
2К |
Адресное пространство ПЗУ |
|
Тип и организация ПЗУ |
2к х 8, К573РФ5 |
(0000-07FF)H |
Для удобной реализации адресного пространства памяти составлена таблица распределения адресного пространства на рисунке 4.2.
FFFF H
|
DFFF H E000 H 8К |
|
BFFF H C000 H 8К |
|
A000 H 9FFF H RAM ОЗУ 48К 8К |
|
8000 H 7FFF H 8К |
|
6000 H 5FFF H 8К |
|
4000 H 3FFF H 8К |
|
Свободная область 14К 14К 07FF H 0800 H ROM ПЗУ 2К |
|
0000 H 2К |
Рисунок 4.2 Карта памяти
Лист
КР.230101.010 07 13 ПЗ
Общий объём памяти МП системы, построенный на базе МП комплекта КР580 серии, является 64К. Так как система построена на Фон-Нейманской архитектуре, то память для данных и программ является общей.
Согласно рисунку 4.2 подбираются интегральные микросхемы, количество и их тип представлены в таблице 4.4.
Таблица 4.4 Результаты построения внешней памяти
|
Адресный диапазон |
Объём |
Тип памяти |
Тип и организация БИС |
|
0000h – 07FFh |
2К |
ПЗУ |
К573РФ5 |
|
0800h – 3FFFh |
14К |
Свободная обл. |
- |
|
4000h – 5FFFh |
8К |
ОЗУ |
i5164S/L |
|
6000h – 7FFFh |
8К |
ОЗУ |
i5164S/L |
|
8000h – 9FFFh |
8К |
ОЗУ |
i5164S/L |
|
A000h - BFFFh |
8К |
ОЗУ |
i5164S/L |
|
C000h - DFFFh |
8К |
ОЗУ |
i5164S/L |
|
E000h - FFFFh |
8К |
ОЗУ |
i5164S/L |
Лист
КР.230101.010 07 13 ПЗ
4.3 Система памяти
Согласно заданию курсовой работы и построения карты памяти используются большие интегральные микросхемы (далее по тексту БИС) ПЗУ и ОЗУ. Количество интегральных микросхем внешней памяти: ПЗУ – 1 БИС, тип К573РФ5; ОЗУ – 6 БИС, тип i5164S/L. Для выбора схем памяти используется дешифратор, тип К555ИД7.
На рисунке 4.3 представлена схема электрическая структурная, которая даёт общее представление связи блоков устройства памяти с системной магистралью.
На рисунке 4.4 представлена съема электрическая принципиальная внешнего устройства памяти.
Рисунок 4.3
Физическая реализация модулей памяти должна обеспечивать разделение адресных пространств памяти запоминающихся внешних устройств.
Признаком, определяющим принадлежности адреса к пространству запоминающего устройства, являются системные сигналы управления и , которые формулируются СК МП ядра.
Выбор дешифраторе осуществляется с помощью управляющего сигнала , который формируется блоком логических элементов, управление которыми осуществляются через СК МП ядра.
Старшие адреса дешифратора, позиция DD1,A15,A14,A13 поступают на шину адреса и согласно адресу выбирают нужную микросхему памяти: , позиция DD2; , , , , , позиции DD3…DD8.
Область запоминающего устройства (далее по тексу ЗУ) разбиты на равные страницы и реализуется БИС с обменом памяти 48К и 2К. ЗУ состоит из шести моделей ОЗУ объёмом 8К, реализовано на DD3…DD8. ПЗУ состоит из одного модуля, реализовано DD2 объёмом 2К. RAM управляется двумя сигналами и , которые поступают по шине управления от системного контроллера МП ядра. ROM управляется сигналом , который так же формируется СК МП ядра и поступает на DD2.
Согласно адресу числа, по шине адреса записываются или читаются данные, которые выставляются на шину данных и поступают в МП ядро или на ВУ ввода/вывода информации.
4.4 Цифровые входы и выходы
Согласно постановке задачи построить цифровые порты ввода/вывода.
Данные цифровых входов и выводов представлены в таблице 4.5
Таблица 4.5 – Данные цифровых входов и выходов
|
Кол. Цифровых вх/вых |
Число входов RG |
Тип ИС RG |
|
Порт ввода |
||
|
10 |
8 |
КР555ИР22 |
|
Порт вывода |
||
|
10 |
4 |
К115ИР1 |
Лист
КР.230101.010 07 13 ПЗ
Микропроцессорная система способна обмениваться данными с внешними устройствами, используя порты ввода/вывода. Порты представляют собой параллельные регистры (буферные регистры), имеющие выводы, согласованные по напряжению с уровнем системных магистралей. Передача данных ведётся в синхронном режиме.
Схема включения буферных регистров зависит от направления передачи данных, программно менять нельзя, только с изменением схемного решения.
На рисунке 4.5 изображен фрагмент структурной схемы внешних портов ввода/вывода.
Рисунок 4.5
В структурную схему цифровых портов ввода/вывода входят буферные регистры, которые выравнивают временной интервал работы внешних цифровых устройств через порты ввода/вывода с микропроцессорной системы, т.к. по быстродействию они работают медленнее. Внешние устройства выставляют стробовый сигнал, и передаёт цифровую информацию на микропроцессорную систему, которые поступают в зависимости от выбора регистра на регистры (по заданию РГ). На эти регистры выставляют управляющие сигналы: сигнал чтения ; сигнал выбора регистра . По приходу этих сигналов выставляются данные на шину данных. Для вывода цифровой информации на внешние устройства на регистры (по заданию РГ) выставляются данные, а затем выставляются управляемые сигналы: выбор нужного регистра ; и выполнение записи во внешнее устройство. Данные поступают на порт выводов.
По заданию необходимо построить электрическую принципиальную схему цифровых портов ввода/вывода, для этого используется рисунок 4.4 и характеристика элементной базы, которая представлена в приложении В.
На рисунке 4.6 представлена схема электрическая принципиальная цифрового порта ввода.
На рисунке 4.7 представлена схема электрическая принципиальная цифрового порта вывода.
Лист
КР.230101.010 07 13 ПЗ
От внешнего устройства цифровой сигнал, (по заданию бит) и стробовый сигнал поступает на разъём XS1, с разъёма снимаются данные: DIN 0…DIN 10 и строб; данные поступают на 4-х разрядный регистр также выставляется стробирующий сигнал по этой шине входа, а системной шине управления приходят управляемые сигналы: с системного контроллера микропроцессорного ядра и ; с большого дешифратора который управляется микропроцессорным ядром, которые поступают на логические элементы (DD1.1, DD1.2) и с выхода этих элементов происходит управление работы регистров которые выставляют данные на системную шину данных микропроцессорной системы.
4.5 Аналоговые каналы
Согласно заданию построить аналоговый канал, который предназначен для переработки информации.
Данные для разработки схемы представлены в таблице 4.6.
Таблица 4.6 – данные для разработки схемы
|
Наименование |
Тип |
Разрядность |
Кол-во |
|
Цифро-аналоговый преобразователь (ЦАП) |
AD5330 |
8 разрядов |
2 ИС |
Устройство преобразования информации предназначен для аналоговых сигналов, цифровой код числа и наоборот. К ним относятся:
- аналого-цифровой преобразователь, АЦП; AOC; ^/#; A/D; Analog to Digital Converter;
- цифро-аналоговый преобразователь, ЦАП; DAC; #/^; D/A; Digital to Analog Converter.
На рисунке 4.8 представлен фрагмент структурной схемы МП системы, которой согласно заданию подключается ЦАП.
Цифро-аналоговый преобразователь предназначен для преобразование цифрового кода в аналоговый, который поступает в аналоговое устройство-исполнительный механизм.
На рисунке 4.9 представлен фрагмент схемы электрической принципиальной подключения ЦАП к МА системе.
Лист
КР.230101.010 07 13 ПЗ
Рисунок 4.8 - фрагмент структурной схемы МП системы.
С системной шины данных снимаются цифровые сигналы, которые поступают на регистр DB0…DB7. Они поступают по сигналу разрешения . Т.к. на второй сигнал разрешения приходит низкий уровень, то цифровой код числа выдаётся с регистра и поступает на ЦАП, позиция DD… , где происходит преобразование цифрового кода в аналоговую величину. Аналоговая величина усиливается микросхемой AD5330 и поступает на выходной разъём XS3 и в качестве отрицательной обратной связью возвращается в микросхему AD5330. На выходной разъём так же поступает опорное напр
Лист
КР.230101.010 07 13 ПЗ
яжение. Аналоговый сигнал, снимаемый с разъёма XS3 в виде тока (напряжения) поступает на исполнительный механизм, который воздействует на материальные потоки (электрические) и приводит систему в состояния равновесия.
4.6 Контроллер прерываний
Согласно постановке задачи, построить программируемый контроллер памяти, который в МП системе реагирует на внешние событие по сигналу запроса по прерыванию от внешних устройств. Данные для построения и подключения ПКП к МП системе представлены в таблице 4.7.
Таблица 4.7 – данные для построения ПКП.
|
Контроллер прерываний |
Источник прерывания |
|
Тип КР580ВН59 |
УСАПП; ППИ |
МП система поддерживает два основных режима обмена по магистрали:
- программный обмен информации, где МП не отвлекается на внешние события и работает по программе;
- обмен с использованием прерываний, который делится на две группы: с использованием программируемого контроллера прерываний, ПКП, где «хозяином» остаётся МП, но когда приходит сигнал запроса на прерывание от ВУ, МП останавливается и передаёт разрешение работы ПКП с которого снимается сигнал , который и разрешает ВУ по сигналу передать или принять от ВУ информацию (, ), где МП система её обрабатывает;
Так же режим прерывания используют контроллер прямого доступа к памяти (КПДП).
На рисунке 4.9 представлен фрагмент схемы подключения ПКП к МП системе.
Рисунок 4.9
На рисунке представлен ПКП на который поступают д
Лист
КР.230101.010 07 13 ПЗ
анные, адрес который определяет положение ПКП в МП системе, два сигнала, которые связываются с МП системой ( – запрос на разрешение прерывания внешним устройством, согласно заданию, и сигнал , который МП подтверждает и разрешает выполнять прерывание, а так же сигналы управления источников запросов прерываний от ВУ: , ).
На рисунке 4.10 представлено УГО ПКП, которое отражает связь входов и выходов контроллера с МП ядром, системной магистралью и с внешними устройствами.
На МП
На ПКП
(каскадое включение)
Шина Управления (СК)
ША
Шина Данных
Запросы
от ВУ
Рисунок 4.10 УГО ПКП
Контроллер обеспечивает следующие возможности:
- восьми уровневая приоритетная система прерывания;
- расширение подсистемы прерываний до 64 источников прерываний при каскадном включении контроллеров;
- программирование режима работы;
Лист
КР.230101.010 07 13 ПЗ
- возможности индивидуального маскирования;
- динамическое изменение режимов работы.
Характеристики:
- n-МОП технология;
- DIP корпус 28 выходов;
- Ucc +/- 5
Назначение выводов:
RD, WR – выходные сигналы, определяющие тип операции (чтение/запись) в служебные регистры (управления). Соединяются с , системного контроллера.
На рисунке 4.11 представлен фрагмент схемы электрической принципиальной подключения ПКП к МП системе.
CS – выбор модуля, в активное состояние переводится при выполнении команд прямого обращения к контроллеру. Соединяется с одним из вывода дешифратора ВУ.
A0 – входной сигнал, адресный признак регистра управления при загрузке команд инициализации и команд управления, подключается к соответствующей линии шины адреса.
CAS0 – CAS2 – двунаправленное выводу, формирующее локальную шину для объединения каскадного включения контроллеров.
M/S – внешние выводы, определяющие состояние контроллера. 1 – ведущий; 0 – ведомый.
INT – выходной сигнал запроса прерываний, генерируется контроллером при появлении запроса на одном из входов IR0-IR7 (обычно связан с одноимённым выводов микропроцессора).
INTa – входной сигнал подтверждающий прерываний, формируется на одноимённом выводе системного контроллера.
IR0-IR7 – входы источников запросов прерываний от ВУ.
Регистр запроса прерываний IRR – 8-разрядный регистр хранения запросов от ВУ. Запросы прерываний фиксируются в регистре по высокому уровню сигналов.
Регистр обслуживаемых схем прерываний – ISR – при обработке прерываний в регистре ISR устанавливает бит соответствующей номеру обрабатываемого запроса прерываний.
Блок обработки запросов прерываний IPR – сравнивает уровни приоритетов поступивших запросов с уровнями приоритета обсуживающего прерывания.
Лист
КР.230101.010 07 13 ПЗ
4.7 Канал прямого доступа к памяти
Согласно постановке задачи необходимо построить канал прямого доступа к памяти (далее по тексту КПДП), который представляет собой микросхему, которая предназначена для организации по требованию периферийного устройства высокоскоростного обмена данными между памяти системы и периферийными устройствами, минуя центральный процессор.
Согласно заданию построить структурную схему КПДП. Данные представлены в таблице 4.8
Таблица 4.8 – Данные КПДП.
|
Наименование |
Тип |
Режим |
|
Канал ПДП |
КР580ВТ57 |
Произвольный |
Контроллер обеспечивает прямой доступ к памяти ВУ по 4-м каналам, каждому устройству назначается определённый уровень привилегий, порядок обслуживания может быть установлено программно.
Контроллер имеет 2 режима:
- фиксированный;
- с циклическим сдвигом.
Контроллер обеспечивает доступ к адресному пространству в диапазоне от 0000h до FFFFh . Размер блока данных 16К ().
На рисунке 4.12 представлена схема электрическая структурная построения КПДП, который работает в комплекте с МП системы КР580 серии.
Рисунок 4.12
На рисунке 4.13 представлена схема электрическая принципиальная КПДП.
Описание работы.
КПДП может обслуживать до 4-х периферийных устройств запрашиваемые режим ПДП, подачей на схему приёма запросов асинхронных сигналов DRQ0-DRQ3.
В первую очередь обслуживается устройства с наивысшим приоритетом, который установлен программно. При поступлении запроса ПДП формирует сигнал HRQ, который запрашивает МП о возможности организации ПДП. При поступлении от МП сигнала подтверждения захвата шин HLDA схема приёма запроса формирует сигнал DACK, который подтверждает запрашиваемому периферийному устройству возможность ПДП.
Устройство управления формирует необходимые управляющие сигналы для работы микросхемы в различных режимах. Схема выработки сигнала запись/чтение обеспечивает приём, формирование и выдачу сиг
Лист
КР.230101.010 07 13 ПЗ
налов обслуживающих обмен информации между МП и КПДП, между памятью и периферийными устройствами.
На рисунке 4.14 представлено УГО БИС контроллера прямого доступа к памяти с указанием связи вывода микросхемы с МП системой.
Рисунок 4.14 – УГО КПДП
4.8 Таймер-счётчик
Лист
КР.230101.010 07 13 ПЗ
Согласно постановке задачи необходимо построить программируемый интервальный таймер (далее по тексту ПИТ), тип КР580ВИ53, позиция DD1. Который представляет собой программируемую микросхему, реализующую формирование сигналов с заданными параметрами.
Согласно заданию ПИТ может работать в разных режимах, данные которых представлены в таблице 4.9.
Таблица 4.9 – Данные режимов работы ПИТ
|
Название |
Тип |
Режимы |
|
Программно интегрируемый таймер |
КР580ВИ53 |
Каналы 0,1 – произвольный режим Канал 2 – режим 3, как ГТИ для УСАПП |
ПИТ – трехканальное программируемое устройство, выполняющее роль формирователя сигналов с заданными параметрами. Реализован в виде трех независимо программируемых каналов с максимальным коэффициентом счета 216.
Каждый из каналов программируется отдельно и имеет коэффициент счета индивидуальный.
На рисунке 4.15 представлен фрагмент схемы электрической структурной, который показывает подключение ПИТ к системной магистрали и к внешним устройствам.
Рисунок 4.15
На рисунке 4.17 представлено условно графическое обозначение ПИТ типа КР580ВИ53 позиция DD20, которая показывает связь выводов ПИТ с МП ядром и системной магистралью.
На рисунке 4.18 представлена схема электрическая принципиальная подключения ПИТ к МП системе.
Лист
КР.230101.010 07 13 ПЗ
Рисунок 4.17 – УГО ПИТ
Выводы ПИТ:
- D0 – D7 – системная шина данных;
- A0 – A1 – системная шина адреса;
- CS – приходит сигнал выбора микросхемы от ДШ ВУ;
- RD – сигнал чтения от СК;
Лист
КР.230101.010 07 13 ПЗ
- WR – сигнал записи от СК.
Выводы каналов:
- Cn – вывод соединяется с ГТИ МП системы, определяет частоту счета у каждого канала;
- Gaten – вывод разрешения по приходу высокого уровня разрешает работу счета канала;
- Outn – вывод самого канала.
(Gaten) и (Outn) соединяются в ВУ.
Режимы работы каналов ПИТ.
Все режимы работы можно объединить в три группы:
- режим 0 и режим 4 – однократное выполнение функций;
- режим 1 и режим 5 – режим с перезапуском;
- режим 2 и режим 3 – режимы с автозагрузкой;
- 1 группа.
В режиме с однократной выполняемой функцией после записи коэффициента счета и активном уровне на входе Gate отрицательный фронт вызывает срабатывание счетчика и уменьшение его на единицу. После завершения счета произойдет изменение уровня сигнала на выходе.
- 2 группа.
В результате выполнения функции в отличии от группы 1 нет необходимости повторно загружать коэффициент счета, достаточно выставить активный уровень на вход Gate.
- 3 группа.
После окончания счета регистр счетчика автоматически перезагружается, и выполнение функции будет происходить до тех пор пока выставлен активный уровень на входе Gate.
Режим 2. Генератор тактовых сигналов. В этом режиме на выходе канала через число периодов тактовой частоты, записаны счетчики каналов, появляется уровень 0 – длительностью в 1 период тактовой частоты.
Режим 3. Генератор прямоугольных сигналов. В этом режиме на выходе канала будет выставлена 1 в течении половины коэффициента счета, а в оставшуюся половину будет выставлен 0.
В соединение с внешним устройством участвуют выводы Gate0, Gate1, Gate2, которые соединяются с одноимёнными выводами ВУ, а так же Out0 и Out2. Так же для функционирования ПИТ нужно подключить выводы C0, C1, C2 по которым идёт тактовый импульс, C0 и C1 необходимо соединить с шиной управления, а C2 с выводом ПИТ Out1.
4.9 Параллельный интерфейс
Согласно, постановке задачи построить программируемый параллельный интерфейс (далее по тексту ППИ), тип КР580ВВ55А, позиция DD1 который представляет собой интерфейс параллельного действия, обеспечивающий функциональную электрическую совместимость при обмене информации между микропроцессором и внешними устройствами.
Согласно заданию ППИ может работать в разных режимах, данные которых представлены в таблице 4.10
Таблица 4.10 – Данные режимов работы ППИ
|
Наименование |
Тип |
Режим работы |
|
Программируемый параллельный интерфейс |
КР580ВВ55А |
Канал А-режим 1, ввод Канал Б-режим 1, вывод |
Лист
КР.230101.010 07 13 ПЗ
ППИ - интерфейс, который берёт на себя функции управления при вводе и выводе информации, освобождая от этой процедуры МП.
На рисунке 4.19 представлен фрагмент схемы электрической структурной, который показывает подключение ППИ к системной магистрали и к внешним устройствам.
Рисунок 4.19 – Фрагмент структурной схемы подключения ППИ.
Программируемый ввод/вывод - инициализируется МП и может выполняться в синхронном и асинхронном режимах.
В составе ППИ имеются следующие каналы:
-канал А: 8-разрядный ввод/вывод , работает в режимах 0,1,2;
-канал В: 8-разрядный ввод/вывод , работает в режимах 1,2;
-канал С: 8-разрядный ввод/вывод может работать как 2 самостоятельных регистра (0-3;4-7). Канал С так же может работать по приёму и передачи управляющих сигналов.
Лист
КР.230101.010 07 13 ПЗ
В таблице 4.11 представлены адреса портов (каналов) и регистр слова состояния.
Таблица 4.11 – Адреса портов и регистр слова состояния
|
А1 |
А2 |
Название |
|
0 |
0 |
Канал А |
|
0 |
1 |
Канал B |
|
1 |
0 |
Канал С |
|
1 |
1 |
Регистр словосостояния PSW |
Обмен данными между шиной данных (далее по тексту ШД) и ППИ осуществляется через 8-разрядную ШД. С шины адреса (далее по тексту ША) снимаются 2-разрядные сигналы, которые выбирают порты. И шина управления (далее по тексту ШУ) которая формирует управляющие сигналы поступающие с системного контроллера и с генератора тактовых импульсов, такие как , , , .
На рисунке 4.20 представлено условно графическое обозначение ППИ типа КР580ВВ55А позиция DD…, которая показывает связь выводов ППИ с МП ядром и системной магистралью.
Входы канала С на блок подключения ВУ
Входы канала В на блок подключения ВУ
Входы канала А на блок подключения ВУ
От СК
От ГТИ
От МП
Входы адреса с шины адреса
Управляющие входы с шины управления
Вход данных с шин данных
Рисунок 4.20 – УГО ППИ
На рисунке 4.21 представлен ф
Лист
КР.230101.010 07 13 ПЗ
рагмент схемы электрической принципиальной подключения ПИТ к системной магистрали.
4.10 Последовательный интерфейс
Согласно постановке задачи построить универсальный синхронно-асинхронный приемопередатчик (далее по тексту УСАПП), тип КР580ВВ51, позиция DD1. Который представляет собой программируемую микросхему, построенную на n-МОП технологии, реализующую интерфейс МП системы с синхронно-асинхронными каналами последовательной связи.
УСАПП может работать в разных режимах, по заданию был выбран режим, данные которого представлены в таблице 4.12.
Таблица 4.12 – Данные режимов УСААП
|
Наименование |
Тип |
Режим работы |
|
Универсальный синхронно-асинхронный приёмопередатчик |
КР580ВВ51 |
Режим передачи по интерфейсу RS-232 |
УСАПП - элемент, который предназначен для аппаратной реализации последовательной передачи информации между процессором и ВУ.
На рисунке 4.22 представлен фрагмент схемы электрической структурной, которая показывает подключение УСАПП к системной магистрали и ВУ.
Рисунок 4.22 – Фр
Лист
КР.230101.010 07 13 ПЗ
агмент структурной схемы УСАПП
Данный УСАПП способен работать в синхронном и асинхронном режимах. В синхронном режиме информация передается кадрами, не больше 512.
Различают два вида устройств, участвующих в обмене:
- терминальное устройство (дисплей, компьютер); его задачей является преобразование данных из параллельного кода в последовательный при передаче информации и наоборот при приеме.
- устройство связи (модем); его задача - преобразование сигнала к виду, удобному для организации связи при передаче и восстановлении формы исходного сигнала при приеме.
На рисунке 4.23 представлено УГО УСАПП тип КР580ВВ51, позиция DD…
Запрос приёмника
Запрос передатчика
Выход передатчика
Определяет тип информации
СК
Дешифратор
СК
RST (ГТИ)
CLK (ГТИ)
Готовность передатчика терминала
Синхронизация приёмника
Вход приёмника
Готовность приёмника терминала
Синхронизация передатчика
Данные (ШД)
Рисунок 4.23 – УГО УСАПП
КР580ВВ51 представляет собой программируемую микросхему, реализующую интерфейс МП системы с синхронно-асинхронными каналами последовательной связи.
Бит паритета (четности) - служебный информационный бит необходимый для проверки целостности переданного кадра. Длина старт бита всегда равна - 1, длина стоп бита равна - 1; 1,5 и 2. Информационные биты - 5 - 8 бит.
УСАПП выполняет функцию преобразования параллельного кода в последовательный с последующей передачей его в ВУ. Или принимает последовательный код от ВУ и преобразуя его в параллельный код, передает МП. Один УСАПП может быть подсоединен только к одному ВУ.
На рисунке 4.24 представлен фрагмент схемы электрической принципиальной подключения УСАПП.
УСАПП позволяет производить проверку на ошибки
Лист
КР.230101.010 07 13 ПЗ
.
Ошибки:
- ошибка на паритет;
- отсутствие стоп бита (нарушение кадра);
- переполнение буфера. Непереполненные буфера возникает тогда, когда МП не успел считать записанную в буфер информацию.
Обнаружение ошибок не влияет на остановку работы УСАПП и по этому обрабатываются программно.
Назначение выводов:
- D0 - D7 - данные поступают с ШД (двунаправленные);
- SR - RST (ГТИ) - однонаправленный, необходим для сброса;
- CLK внешний сигнал тактовых импульсов синхронизации, предназначенный для формирования внутренней временной сетки. Кроме того используется для стробирования;
- входного сигнала с целью определения его достоверности;
- , - входные управляющие сигналы, определяющие тип операции; чтение, запись (от CLK). Соединяется с соответствующими выводами системного контроллера;
- C/ - Если с ША поступает сигнал АВ0, то это буфер;
- АВ0 = 0 - буфер;
- АВ0 = 1 - РУС - регистр управляющего слова;
- CS - сигнал выбора микросхемы с дешифратора ВУ;
- TxD - выход передатчика в который загружаются передаваемые данные от МП к ВУ;
- TxRDY - готовность передатчика выставится в 1, когда передан в стоп бит (чаще всего используются для прерывания);
- ТхЕND - выходной сигнал, который сообщает о том, что буфер порта и передатчика пусты;
- - вывод синхронизирующих тактовых импульсов, определяет скорость передачи данных;
- RxD - входной приемника - принимает информацию от ВУ;
- RxRDY - готовность приемника - выставляется единица после приема стоп бита, может использоваться для организации прерываний;
- - синхронизация приемника;
- и - для синхронной работы подключаются к внешнему ГТИ;
- SYNDET- этот вывод используется при синхронном обмене;
- , , , - эти 4 сигнала используются для согласования передачи с терминалом, с модемом или в интерфейсе RS - 232.
Для реализации обмена информацией используются выводы микросхемы RxD и , а так же выводы ВУ TxD и
Лист
КР.230101.010 07 13 ПЗ
. Вывод RxD УСАПП соединяется с выводом TxD, для того чтобы по этому каналу передавались биты информации. Выводы ВУ и УСАПП соединяются для синхронизации передачи данных.