Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
13. Триггеры и их разновидности. Схемная реализация асинхронных триггеров и триггеров со статическим управлением. Триггеры – элементарные автоматы, содержащие собственно элемент памяти (фиксатор) и схему управления. Классификация триггеров проводится по признакам логического функционирования и способу записи информации. По логическому функционированию различают триггеры типов RS, D, T, JKи др. Кроме того, используются комбинированные триггеры и триггеры со сложной входной логикой. По способу записи информации различают асинхронные (нетактируемые) и синхронные (тактируемые) триггеры. По способу восприятия тактовых сигналов триггеры делятся на управляемые уровнем и управляемые фронтом. По характеру процесса переключения триггеры делятся на одноступенчатые и двухступенчатые. Триггер типа RS имеет два входа – установки в 1 (S) и установки в 0 (R). Триггер типа D имеет один вход. Его состояние повторяет входной сигнал, но с задержкой, определяемой тактовым сигналом. Триггер типа Т изменяет свое состояние каждый раз при поступлении входного сигнала. Имеет один вход, наз-ся триггером со счетным входом или счетным триггером. Триггер типа JK универсален,
имеет входы установки (J) и сброса (К).
Асинхронный RS -триггер
. RS-триггер со статическим управлением.
D- триггер со статическим управлением.
14. Триггеры с динамическим управлением, условно - графические обозначения и режимы их работы. Применение D- и JK-триггеров в режиме счета. Триггеры, управляемые фронтом, наз-ют также триггерами с динамическим управлением. При динамическом управлении разрешение на переключение дается только в момент перепада тактового сигнала. Если переключение триггера происходит при положит. фронте сигнала на этом входе, то вход наз-ся прямым динамическим входом (усл. обозначение на рис. а); если при отриц. – то инверсным динамическим входом (усл. обозначение на рис. б).
а) б)
На рис. 1 приведена логическая струк-ра D-триггера. Здесь элементы И-НЕ 1 и И-НЕ 2 сост-ют простейшую выходную триггерную струк-ру, сост-ие к-ой опред-ет сост-ие D-триггера. Элементы И-НЕ 3-6 образуют схему, формирующую сигналы Y1 и Y2, к-ми перекл-ся выходная триггерная струк-ра. На положит. фронте синхронизирующего сигнала на входе С выходная триггерная струк-ра устан-ся в сост-ие, соотв-ее логич. уровню на входе D. На рис. 2 приведена логич. схема JK-триггера. При действии положит. фронта сигнала на синхронизирующем входе С триггер устан-ся в сост-ие 1 при J = 1 и в сост-ие 0 при К =1.
Рис.1 Рис. 2
19. Основные структуры ЗУ и области их применения.
Адресные ЗУ представлены в классификации статическими и динамическим оперативными устройствами и памяти типа ROM. Многочисленные варианты этих ЗУ имеют много общего с точки зрения структурных схем, что делает более рациональным не конкретное рассмотрение каждого ЗУ в полном объеме, а изучение некоторых обобщенных структур с последующим описанием запоминающих элементов для различных ЗУ. Общность структур особенно проявляется для статических ОЗУ и памяти типа ROM. Для статических ОЗУ и памяти типа ROM наиболее характерны структуры типа 2D, 3D, 2DM.
15. Последовательностные устройства (автоматы с памятью, АП), их структура и этапы проектирования. Узлы и устройства, к-ые содержат элементы памяти, относятся к классу автоматов с памятью (АП). Наличие элементов памяти (ЭП) придает АП св-во иметь нек-ое внутр. сост-ие Q, определяемое совокуп-тью сост-ий всех ЭП. В зависим-ти от внутр. сост-ия, АП различно реагирует на один и тот же вектор входных сигналов Х. Воспринимая входные сигналы при определенном состоянии, АП переходит в новое состояние и вырабатывает вектор выходных переменных Y. Т.о., для АП Qн= f(Q,X) и Y=φ(Q,X), где Qн и Q – состояние АП после до подачи входных сигналов. Переходы АП из одного сост-ия в др. начинаются с нек-ого исходного сост-ия Q0, задание к-ого также явл-ся частью задания автомата. След-ее сост-ие зависит от Q0 и поступивших входных сигналов Х. В конечном счете, текущее сост-ие и выходы автомата зависят от начального состояния и всех векторов Х, поступавших на автомат в предшествующих сменах входных сигналов. Т.о., вся последовательность входных сигналов определяет последовательность состояний и выходных сигналов. Это объясняет название «последовательностные устройства», также применяемое для обозначения АП. АП разделяют на две части: память и комбинационную цепь (КЦ). На входы КЦ подаются входные сигналы и сигналы состояния АП. На ее выходе вырабатываются выходные сигналы и сигналы перевода АП в новое состояние. Принципиальным явл-ся деление АП на асинхронные и синхронные. В асинхронных роль ЭП играют эл-ты задержки, через к-ые сигналы состояния передаются на входы КЦ, чтобы совместно с новым набором входных переменных определить след-ую пару значений Y и Q на выходе. В синхронном АП имеются специальные синхросигналы С, к-ые разрешают ЭП прием данных только в опред-ые моменты вр-ни. Элементами памяти служат синхронные триггеры. Процесс обработки информации упорядочивается во времени, и в течение одного такта возможно распространение процесса перекл-ия только в строго опред-ых пределах тракта обработки инф-ии.
Проектирование АП содержит след-ие этапы:
исходное задание функционирования;
формализованное задание функционирования;
минимизация состояний;
кодирование состояний;
составление таблицы переходов;
опред-ие ф-ий возбуждения элементов памяти (триггеров);
минимизация ф-ий возбуждения триггеров;
переход к базису выбранной для реализации схемотехнологии;
составление логической схемы;
сборка и проверка автомата.
16. Регистры, их разновидности и схемная реализация. Универсальные регистры и режимы их работы. Регистры – устройства для хранения многоразрядного числа. При этом число должно быть представлено в двоичной системе счисления или в любой др. системе, но с двоичным представлением цифр разрядов. Регистр строится в виде набора триггеров, каждый из к-ых предназначается для хранения цифр определенного числа. Т.о., регистр для хранения n-разрядного двоичного числа должен содержать n триггеров. Регистры могут использоваться для выполнения и некоторых др. ф-ий: сдвиг хранимого в регистре числа на определенное число разрядов влево или вправо, преобразование числа из последовательной формы в параллельную, преобразование из параллельной формы представления числа в последовательную и др. В зависимости от формы представления числа, вводимого в регистр, различают два типа регистров: параллельные и последовательные. В параллельный регистр предназначенное для хранения число подается одновременно всеми разрядами, т.е. в параллельной форме. В последовательный регистр ввод числа производится путем последовательной во времени подачи цифр отдельных разрядов, т.е. в последовательной форме. В сериях ИС и библиотеках БИС/СБИС программируемой логики имеется много вариантов регистров. Среди них многорежимные или универсальные, способные выполнять набор микроопераций. Многорежимность достигается композицией в одной и той же схеме частей, необходимых для выполнения различных операций. Управляющие сигналы, задающие вид выполняемой в данное время операции, активизируют необходимые для этого части схемы.
17. Двоичные счетчики и их схемная реализация. Принципы построения реверсивных счетчиков. Счетчики с параллельным переносом. Счетчик – это цифровое устройство, определяющее, ск-ко раз на его входе появился нек-ый опред-ый логич. уровень. Таблица истинности двоичного счетчика – последовательность двоичных чисел от нуля до М-1. Наблюдение за разрядами чисел, составляющих таблицу, приводит к пониманию структурной схемы двоичного счетчика. Сост-ие мл. разряда при его просмотре по соответствующему столбцу таблицы показывают чередование нулей и единиц вида 01010101…, т.к. мл. разряд принимает входной сигнал и переключается от каждого входного воздействия. В следующем разряде наблюдается последовательность пар нулей и единиц вида 00110011… . В третьем разряде образуется последовательность из четверок нулей и единиц 00001111… и т.д. Из этого наблюдения видно, что следующий по старшинству разряд переключается с частотой, в два раза меньшей, чем данный.
Двоичный счетчик.
Из различия вариантов прямого и обратного счета следует также и способ построения реверсивного счетчика путем переноса точки съема сигнала с триггера на противоположный выход под действием управляющего сигнала и с пом. элемента И-ИЛИ-НЕ, либо элемента И-ИЛИ.
Реверсивный счетчик.
Максимальным быстродействием обладают синхронные счетчики с параллельным переносом, струк-ру к-ых найдем, рассмотрев процессы прибавления ед-цы к двоичным числам и вычитания ее из них, напр.:
Результат всегда отличается от исходного числа только в неск-ких мл. разрядах, значения к-ых инвертируются. Для суммирующего счетчика требуется инверсия разрядов до первого разряда, равного логич. нулю, вкл-ая и его, а для вычитающего аналогично до разряда равного логической единице. Т.о., в суммирующем счетчике должны перекл-ся разряды, для к-ых все младшие единичны, для вычитающего – те, для к-ых все младшие наход-ся в нуле.
Счетчик с параллельным переносом.
18. Запоминающие устройства и их основные параметры. Классификация запоминающих устройств.
ЗУ служат для хранения И. и обмена ею с другими ЦУ. Важнейшие параметры ЗУ находятся в противоречий: большая инф-ая емк. не сочетается с выс. быстродействием, а оно не сочетается с низкой стоимостью. Поэтому системам памяти свойственна многоступенчатая иерархическая структура. Можно выделить след. уровни:1) регистровые ЗУ (в процессоре или др устр-ах); 2) кэш память(для хранения копий информаций в текущих операциях обмена); 3) основная память (оперативная, постоянная, полупостоянная) – работает в режиме непосредственного обмена с процессором; 4)специализированные виды памяти(многопортовые, ассоциативные, видеопамять); 5) внешняя память. Важнейшие параметры: Информационная емкость (в битах или словах)-максимально возможный объем хранимой информации. Организация ЗУ - произведение числа хранимых слов на их разрядность. Быстродействие ЗУ – оценивают временами считывания, записи и длительности циклов чтения/записи. Время считывания – интервал м/у моментами появления сигнала чтения и слова на выходе ЗУ. Время записи –интервал после появления сигнала записи, достаточный для установления ЗЯ в состояние задаваемое входным словом. Выше были перечислены только основные параметры, в зависимости от сложности ЗУ кол-во параметров может увеличиваться. КлассификацияЗУ:
20. Структура запоминающих устройств 2D.
В структуре 2D запоминающие элем организованы в прямоугольную матрицу размерностью М=k*m, где М - информ емкость памяти в битах, k-число хранимых слов, m – их разрядность. Дешифратор адресного кода DC при наличии разрешающего сигнала CS(Chip Selected-сигнала выбора микросхем) активизирует одну из выходных линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово, адрес которого соответствует номеру строки. Элементы одного столбца соединены вертикальной линией – внутренней линией данных. Элементы одного столбца хранят одноименные биты всех слов. Направление обмена определяется усилителями чтения/записи под воздействием сигнала R/W(чтение/запись). Структура 2D применяется лишь в ЗУ малой информ емкости, т.к. при росте емкости проявляются недостатки: чрезмерное усложнение дешифратора адреса
21. Структура запоминающих устройств 3D.
Позволяет резко упростить дешифраторы адреса с помощью двухкоординатной выборки ЗЭ. Принцип двухкоординатной выборки поясняется с помощью на примере ЗУ типа ROM(на рис.), реализующие только операций чтения данных. Здесь код адресностью n делится на две половины, каждая из которых декодируется отдельно. Выбирается ЗЭ, находящийся на пересечений активных линий выходов обоих дешифраторов. Таких пересечений как раз будет:2^(n/2)* 2^(n/2)=2^n. Суммарное число выходов обоих дешифраторов составляет: 2^(n/2)* 2^(n/2)=2^((n/2)+1), что гораздо меньше чем 2^n при реальных значениях n. Уже для ЗУ небольшой емкости видна эта существенная разница: для 2D структуры при хранений 1К слов потребовался бы дешифратор с 1024 выходами, а для 3D-уже 32выхода. Недостаток 3D – усложнение элементов памяти, имеющих двухкоординатную выборку.
22. Структура запоминающих устройств 2DМ.
ЗУ типа ROM структуры 2DM для матрицы ЗЭ-ов с адресацией от дешифратора DCх имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от 2D длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается и, соответственно, уменьшается число выходов дешифратора. Для выбора одной из строк служат не все разряды адресного кода, а их часть А(n-1)…A(k). Остальные разряды от А(к-1)…A(0) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с пом мультиплексоров(МЛП), на адресные входы которых подаются коды А(к-1)…A(0). Длина строки равна m2^k, где m-разрядность хранимых слов. Из каждого «отрезка» строки длиной 2^k МЛП выбирает один бит. НА выходах МЛП-ов формируется выходное слово. По разрешению сигнала CS, поступающего на входы ОЕ управляемых буферов с тремя состояниями, выходное слово подается на внешнюю шину.
Структура зу 2DM Для ROM a) RAM б)
23. Постоянные ЗУ типа ROM
ЗУ типа ROM(память только для чтения) хранят информацию, которая либо вообще не изменяется (в ЗУ типов ROM(M) и PROM), либо изменяется редко и не в оперативном режиме (в ЗУ типов EPROM EEPROM). В масочные ЗУ типа ROM(M) И записывается при изготовлении микросхем на пром предприятиях с пом шаблона(маски) на завершающем этапе технологического процесса. Программирование пост памяти заключается в том или ином размещении эл-ов связи м/у гориз и верт линиями матрицы ЗЭ-ов. ЗУ типа ROM имеют многоразрядную организацию (чаще 8или 4 разрядную, иногда 16) и обычно выполняются по структ 2DM. Технологии изготовления пост ЗУ разнообразны- ТТЛ(Ш), КМОП, n-МОП и др. Элементом связи в масочных ЗУ м.б. диоды, биполярные транзисторы, МОП-транзисторы и т.д. Так , в матрице диодного ROM(M) гориз линии явл-ся линиями выборки слов, а верт – линиями считывания. Считывемое слово определяется расположением диодов в узлах координатной сетки
матрица диодных ЗЭ масочного ЗУ. ЗУ типа PROM микросхемы программируются устранением или созданием спец перемычек. В исходной заготовке имеются (или отсутствуют) все перемычки. После программирования возникают или исчезают все необходимые.
24. Программируемые постоянные ЗУ
ППЗУ с организацией 2mxl принимает m-разрядный адрес и выдает одноразрядный результат 0 или 1). Этот способ функционирования непосредственно воспроизводит переключательную функцию m переменных, т. к. для каждого входного набора можно при программировании ЗУ назначить необходимую выходную переменную. Например, ППЗУ с организацией 1024x1 может быть использовано для воспроизведения переключательной функции 10 аргументов.
ППЗУ с организацией 2mxn по поступающему на его вход m-разрядному
адресу выдает n-разрядное выходное слово, хранящееся в ячейке с данным
адресом. Такое ЗУ воспроизводит систему переключательных функций, число
которых равно разрядности выходного слова. Действительно, на каждом выходе может быть воспроизведена любая переключательная функция m аргументов, а совокупность выходов даст и различных функций.
В ППЗУ функции реализуются в совершенной дизъюнктивной нормальной
форме, для каждой возможной конъюнкции имеется свое оборудование (выходная линия дешифратора адреса) и, следовательно, она может быть введена в выходную функцию. Какой-либо минимизации функций при подготовке задачи к решению на основе ППЗУ не требуется, более того, если функции уже минимизированы, то для удобства подготовки данных для программирования ЗУ их придется развернуть до самой громоздкой формы (СДНФ). Это делается либо заполнением карты Карно и последующей
записью функции без какого-либо объединения единиц, либо введением в
каждую конъюнкцию недостающих переменных Xi путем домножения конъюнкции на равные единице выражения с последующим раскрытием скобок (— вводимая переменная).
В канонической схеме автомата ППЗУ может заменить комбинационную цепь, поскольку оно способно воспроизводить переключательные функции. Поэтому структура автомата без потери общности может быть представлена также в виде, приведенном на рис.
Начальная установка регистра задает исходное состояние элементов памяти (автомата). По этому состоянию и входным сигналам из памяти считывается код нового состояния и функции выхода. В следующем такте эти процессы повторяются. В каждом очередном такте автомат переходит в новое состояние и вырабатывает выходные функции согласно таблицам переходов и выходов. Емкость ППЗУ определяется объемом таблиц, задающих функционирование автомата. Сведя таблицы переходов и выходов в одну, получим общее число входов m = k + q и число выходов n = р + q следовательно, для реализации автомата требуется емкость памяти
26. Статические запоминающие устройства
Область применения относительно дорогостоящих статических ОЗУ в системах обработки информации определяется их высоким быстродействием. В частности, они широко используются в кэш-памяти, которая при сравнительно малой емкости должна иметь максимальное быстродействие. Статические ОЗУ (SRAM), как правило, имеют структуру 2DM, часть их
при небольшой информационной емкости строится по структуре 2D. Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. В связи с этим статические ОЗУ называют также триггерными.
В номенклатуре статических ЗУ представлены ИС с одноразрядной и словарной организацией. Внешняя организация статического ЗУ емкостью 64 Кбита (8Кх8) показана на рис. 4.28. Состав и функциональное назначение сигналов адреса А12-0, выборки кристалла CS, чтения/записи R/W соответствуют рассмотренным выше сигналам аналогичного типа. Входы и выходы ИС совмещены и обладают свойством двунаправленных передач. Имеется также вход ОЕ разрешения по выходу, пассивное состояние которого (ОЕ = Н) переводит выходы в третье состояние.
Функционирование ЗУ во времени регламентируется временными диаграммами, устанавливаемыми изготовителем. В основу кладутся определенные требования. Например, чтобы исключить возможность обращения к другой ячейке, рекомендуется подавать адрес раньше, чем другие сигналы, с опережением на время его декодирования. Адрес должен держаться в течение всего цикла обращения к памяти. Затем следует подать сигналы, определяющие направление передачи данных
и, если предполагается запись, то записываемые данные, а также сигналы выборки кристалла и, при чтении, разрешения выхода. Среди этих сигналов будет и стробирующий, т. е. выделяющий временной интервал непосредственного выполнения действия. Таким сигналом для разных ЗУ может служить как сигнал R/W, так и сигнал CS.
Статические ЗУ подразделяются на асинхронные и тактируемые. В тактируемых ЗУ к определенным сигналам (как правило, к сигналу CS) предъявляется требование импульсного характера, согласно которому после активизации сигнала он обязательно должен вернуться к пассивному уровню и только после этого возможна его активизация в следующем цикле
обращения к памяти. В асинхронных ЗУ такие требования отсутствуют и, например, разрешение работы может производиться постоянным уровнем CS = L на протяжении множества циклов обращения к памяти.
27. Динамические запоминающие устройства
В динамических. ЗУ (DRAM) данные хранятся в виде зарядов емкостей МОП-структур и основой ЗЭ является просто конденсатор небольшой емкости. Такой ЗЭ значительно проще триггерного, содержащего 6 транзисторов, что позволяет разместить на кристалле намного больше ЗЭ (в 4 5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время конденсатор неизбежно теряет со временем свой заряд, и хранение данных требует их периодической регенерации (через несколько миллисекунд)
Запоминающие элементы Известны конденсаторные ЗЭ разной сложности. В последнее время практически всегда применяют однотранзисторные ЗЭ — лидеры компактности, размеры которых настолько малы, что на их работу стали влиять даже а-частицы, излучаемые элементами корпуса ИС.
Электрическая схема и конструкция однотранзисторного ЗЭ показаны на рис. 4.32. Ключевой транзистор отключает запоминающий конденсатор от линии записи-считывания или подключает его к ней. Сток транзистора не имеет внешнего вывода и образует одну из обкладок конденсатора. Другой
обкладкой служит подложка. Между обкладками расположен тонкий слой диэлектрика — оксида кремния S1O2.
В режиме хранения ключевой транзистор заперт. При выборке данного ЗЭ на затвор подается напряжение, отпирающее транзистор. Запоминающая емкость через проводящий канал подключается к линии записи-считывания и в зависимости от заряженного или разряженного состояния емкости различно
влияет на потенциал линии записи-считывания. При записи потенциал линии записи-считывания передается на конденсатор, определяя его состояние.
Внешняя организация и временные диаграммы
Циклы обращения к ЗУ начинаются сигналом RAS и запаздывающим относительно него сигналом CAS. Отрицательным фронтам этих сигналов соответствуют области подачи на адресные линии ЗУ полуадресов, адресующих строки и столбцы матрицы соответственно. Согласно указанию выполняемой операции (сигналу R/W) либо вырабатываются выходные данные DO, либо принимаются входные данные DI. В циклах
регенерации подаются только импульсные сигналы RAS и адреса строк. Области безразличных значений сигналов на рисунке заштрихованы.
28. Микропроцессорные системы
Микропроцессором (МП) называют построенное на одной или нескольких БИС/СБИС программно-управляемое устройство, осуществляющее процесс обработки информации и управление им. Решаемая задача определяется реализуемой МП программой, структура микропроцессорной системы остается неизменной, что и определяет ее универсальность.
МП — центральный процессорный элемент микропроцессорной системы (микро-ЭВМ), в которую также входят память и устройства ввода/вывода (внешние устройства).
Совокупность БИС/СБИС, пригодных для совместного применения в составе микроЭВМ, называют микропроцессорным комплектом БИС/СБИС (МПК).
В микропроцессорной системе (МГТС) организуется процесс выполнения заданной программы, и самые разные задачи решаются путем выполнения последовательности команд, свойственных данному МП (входящих в его систему команд). Вычислительные, контрольно-измерительные или управляющие системы, обрабатывающим элементом которых служит МП, относятся к числу МПС. Практически всегда структура МПС является магистрально-модульной. В такой структуре имеется группа магистралей (шин), к которым подключаются различные модули (блоки), обменивающиеся между собой информацией поочередно, в режиме разделения времени.
На рис. 5.1 показана структура микропроцессорной системы с МП, имеющим мультиплексируемую шину адресов/данных (например, с МП К1821ВМ85А). Линии А15-8 являются адресными, через них в систему передается старший байт 16-разрядного адреса. В эту шину включен формирователь на постоянно" открытом по входу разрешения EN буферном регистре ИР82, обеспечивающем работу шины на нагрузку, образуемую внешними цепями. Собственной нагрузочной способности у выводов МП, как правило, не хватает. Линии AD7-o мультиплексируются. Вначале они передают младший байт адреса, признаком чего служит наличие сигнала ALE (Address Latch Enable), загружающего этот байт в регистр ИР82. После загрузки регистра сигнал ALE снимается, и содержимое регистра остается неизменным вплоть до новой загрузки в следующем цикле работы процессора. Так формируется 16-разрядная шина адреса, содержащая адрес A15-0 Этот адрес используется блоками постоянной и оперативной памяти ROM и RAM. Адресация портов ввода и вывода данных требует восьмиразрядного адреса, что соответствует возможности работы не более чем с 256 портами каждого из типов. Адрес портов можно снимать с любой половины адресной шины (во взятом для примера МП состояния обоих полушин адреса при адресации портов дублируются).
Выводы x1 и Х2 служат для подключения кварцевого резонатора или иных контуров, задающих частоту тактовому генератору, расположенному в МП. Вход RESIN является входом асинхронного сброса, приводящим МП в исходное состояния.
Выполняя программу, МП обрабатывает команду за командой. Команда задает выполняемую операцию и содержит сведения об участвующих в ней операндах. После приема команды происходит ее расшифровка и выполнение, в ходе которого МП получает необходимые данные из памяти или внешних устройств. Ячейки памяти и внешние устройства (порты) имеют номера, называемые адресами, которыми они обозначаются в программе.
29. Микроконтроллеры и их структура
Микроконтроллеры (МК) — разновидность микропроцессорных систем (микроЭВМ), ориентированная на реализацию алгоритмов управления техническими устройствами и технологическими процессами.
МК реализуют заранее известные несложные алгоритмы, и для размещения программ им требуются емкости памяти, на несколько порядков меньшие, чем у микроЭВМ широкого назначения. Набор внешних устройств также существенно сужается, а сами они значительно проще. В структуре МК семейства АТ89С (рис. 5.2) используются раздельные блоки программной памяти типа Флэш и ОЗУ данных (Гарвардская архитектура). Диапазоны емкостей памяти, как и частот генератора тактовых импульсов ГТИ, приведенные на рис. 5.2, характеризуют параметры представителей семейства от младшего до старшего. При необходимости возможно подключение внешних БИС ПЗУ, ОЗУ для расширения пространства памяти. Средства ввода/вывода представлены 4 параллельными портами C2 линии) и линиями TxD (выход передатчика) и RxD (вход приемника) для последовательного ввода/вывода. В состав МК входят 2—3 таймера-счетчика 16-разрядных), которые дают системные метки времени и отрабатывают интервалы. Для сокращения ширины физического интерфейса функции линий параллельных портов совмещены, и в разных режимах имеют разное назначение. Система прерываний с 5 источниками запросов радиального типа обслуживает 2 внешних запроса, 2 запроса от таймеров и 1 от последовательного порта. При частоте ГТИ 12 МГц большинство команд выполняется за 1 мкс, некоторые команды — за 2 мкс.
30. Структурная схема микропроцессора
Структура микропроцессора К1821ВМ85А
Микропроцессор имеет восьмиразрядную шину данных (внутреннюю), через которую его блоки обмениваются информацией. На схеме приняты следующие обозначения:
- AC (Accumulator) — регистр-аккумулятор, выполненный на двухступенчатых триггерах и способный хранить одновременно два слова (один из операндов и результат операции);
- TR (Temporary Register) — регистр временного хранения одного из операндов;
- ALU (Arithmetic-Logic Unit) — арифметико-логическое устройство, выполняющее действия над двумя словами-операндами, подаваемыми на его входы. Аккумулятор служит источником и приемником данных, TR — источником слова данных, хранимым на время выполнения операции. АЛУ функционирует согласно соотношению А:= А * В, где В хранится в TR, второй операнд поступает от аккумулятора, в него же поступает результат операции. АЛУ непосредственно выполняет лишь операции сложения, вычитания, сдвига, сравнения слов, поразрядные логические операции (конъюнкцию, дизъюнкцию, сложение по модулю 2). Более сложные операции (умножение, деление и др.) выполняются по подпрограммам. В АЛУ имеется схема перевода двоичных чисел в двоично-десятичные (DA, Decimal Adjust);
RF (Register Rags) — регистр флажков, т. е. битов, указывающих признаки результатов арифметических или логических операций, выполненных в АЛУ. Структурная схема МП включает в себя арифметико-логическое устройство (АЛУ), устройство управления (УУ), регистры (Р) и устройство ввода-вывода информации (УВВ) или интерфейс.
Указываются пять признаков: Z (Zero) — нулевой результат, С (Carry) — перенос, AC (Auxiliary Carry) — вспомогательный перенос, S (Sign) — знак, P (Parity) —, четность веса слова. Признак вспомогательного переноса (переноса между младшей и старшей тетрадами восьмиразрядного слова) нужен при выполнении операций в двоично-десятичном коде. Смысл остальных признаков ясен из их наименований. Признаки служат для управления ходом процесса обработки информации.
32. Регист признаков микропроцессора
Регистр признаков представляет собой набор триггеров – флажков. В зависимости от результатов операций, выполняемых АЛУ, каждый триггер устанавливается в состояние 0 или 1. Флажковые биты, определяющие содержимое регистра, индицируют условные признаки: нулевого результата, знака результата, перевыполнения и т. п. Эта информация, характеризующая состояние процессора, важна для выбора дальнейшего пути вычислений.
Регистр признаков микропроцессора используется для хранения пяти битов признаков, которые вырабатываются в результате выполнения некоторых операций:
S - бит знака; равен 1, если старший значащий разряд результата операции равен 1 (то есть результат операции - отрицательное число);
Z - бит нуля; равен 1, если результат операции равен нулю;
АС - бит вспомогательного переноса; равен 1, если при выполнении операции был перенос из третьего разряда сумматора в четвертый;
С - бит переноса; равен 1, если при выполнении операции был перенос из седьмого разряда сумматора или заем в седьмой разряд сумматора;
Р - бит четности; равен 1, если число единиц результата четное.
31, 33. Регистры микропроцессора и их назначение
С внутренней шиной данных через мультиплексор связан блок регистров, часть которых специализирована, другая часть (регистры общего назначения, РОН) программно доступна и может быть использована по усмотрению программиста. Регистры обозначены через W, Z, В, С, D, E, H, L, SP и PC Регистры W и Z предназначены только для временного хранения данных при выборке команды из памяти и недоступны для программиста. Регистры В, С, D, Е, H, L относятся к регистрам общего назначения, т. к. могут быть использованы по усмотрению программиста. Эти восьмиразрядные регистры могут применяться либо по отдельности, либо в виде пар В-С, D-E, H-L, играющих роль 16-разрядных регистров. Пары регистров именуются по первым регистрам пары как пары В, D, Н. Пара H-L, как правило, используется для размещения в ней адресов при косвенной регистровой адресации. В блоке регистров имеются также 16-разрядные регистры SP и PC. Регистр SP (Stack Pointer) — указатель стека. Стек (магазинная память) удобен для запоминания массива слов, т. к. при этом не требуется адресовать каждое слово отдельно. Слова загружаются в стек в определенном порядке, при считывании также заранее известен порядок их следования. В частности, стек удобен при запоминании состояний регистров в момент прерывания программы. Порядок ввода слов в стек и их считывания предопределены его устройством. При организации типа LIFO (Last In — First Out) последнее записанное в стек слово при считывании появляется первым. Стек LIFO по порядку записи-считывания подобен стопке тарелок — для использования снимается верхняя, т. е. последняя положенная, затем вторая и т. д. Интересно отметить, что сам термин "стек" произошел именно от обозначения такой стопки. Стек имеет дно и верхушку, направление возрастания номеров ячеек в нем может быть различным (обычный и перевернутый стеки). Операции со стеком — Push (запись слова) и Pop (считывание слова). Аппаратно стек реализуется в ОЗУ, где для него выделяется определенная область. Указатель стека SP содержит адрес последней занятой ячейки (рис. 5.6). При выполнении операций Push и Pop значение SP уменьшается или увеличивается. Задавая в SP начальное значение, можно размещать стек в той или иной области ОЗУ, следя при этом за тем, чтобы эта область не использовалась для других целей. При байтовой организации памяти и занесении в стек содержимого регистровой пары старший байт запоминается по адресу SP-1, а младший — по адресу SP-2, содержимое SP уменьшается на 2. При выборке содержимое двух верхних ячеек стека помещается в соответствующие регистры, а содержимое SP увеличивается на 2.
Основное назначение стека — обслуживание прерываний программы и выполнения подпрограмм. Программный счетчик PC (Program Counter) дает адрес команды, и может обращаться в любую из 64К ячеек АП. При сбросе МП PC принимает нулевое состояние, которое, таким образом, является адресом первой исполняемой команды, иначе говоря, выполнение программы начинается с нулевой ячейки. Длина команды составляет 1...3 байта. Содержимое программного счетчика после выборки очередного байта из памяти автоматически инкрементируется, так что в PC появляется адрес следующей команды, если текущая команда была однобайтовой, или следующего байта текущей команды в противном случае. Второй и третий байты команды поступают в регистры W и Z, которые не адресуются программой и используются только блоком внутреннего управления. Схема INC/DEC (Increment/Decrement) изменяет передаваемые через нее слова на +1 или — 1. Регистр команд IR (Instruction Register) принимает из памяти первый байт команды, который после дешифрации порождает сигналы, необходимые для реализации машинных циклов, предписанных кодом операции. Блок синхронизации и управления использует выход дешифратора команд и
шифратора машинных циклов для синхронизации циклов, генерации сигналов состояния и управления шиной (внешними устройствами микропроцессорной системы). При обмене между МП и памятью или ВУ адрес соответствующей ячейки памяти или ВУ от выбранной команды или одной из регистровых пар передается в регистр адреса RA. Буфер адреса ВА с тремя состояниями выхода выдает сигналы старших разрядов адреса на линии адресной шины А15—8- Буфер шины адресов/данных BA/D с тремя состояниями выхода передает на шину A/D с разделением во времени младший байт адреса или байт данных. Внутренняя восьмиразрядная шина данных передает байты между различ- различными внутренними регистрами или обменивается с другими модулями МПС через мультиплексируемую шину адресов/данных.
34. Последовательность действий микропроцессора
Командный цикл КЦ (рис. 5.8, а) начинается с выборки команды (Opcode Fetch, OF). Первый машинный цикл Ml всегда OF, в нем МП получает первый байт команды. После этого могут быть еще один или два машинных цикла типа MR (Memory Read), поскольку команда может быть однобайтной, двухбайтной или трехбайтной. Если каманда трехбайтная, то она хранится в памяти так, как показано на рис. 5.8, б. Первый байт содержит код операции КОП, сведения о способе адресации, а если команда однобайтная, то и адрес операнда. Наличие адреса возможно для операций типа "регистр-регистр" с короткими адресами. Для адресации 8 регистров общего назначения достаточны трехразрядные адреса, а для адресации регистровых пар даже двухразрядные. Второй байт содержит младший полуадрес операнда, если команда трехбайтная, или непосредственный операнд либо адрес ВУ, если команда двухбайтная. Третий байт содержит старший полуадрес операнда или байт непосредственных данных при загрузке пары регистров.
После выборки и декодирования команды могут понадобиться
дополнительные машинные циклы для ее выполнения. Всего в командном цикле может быть от одного до пяти машинных циклов. Машинный цикл состоит из тактов, в которых выполняются типовые действия, рассмотренные ниже. Число тактов в различных машинных циклах — 3...6. Большинство машинных циклов содержат три такта. В командном цикле может содержаться от 4 до 18 тактов. Сигналы, реализующие тот или иной МЦ, генерируются блоком управления МП на основании информации, содержащейся в первом байте команды.
Типовые действия, выполняемые в тактах машинного цикла:
T1 Адрес памяти или ВУ выставляется на ADy_o и A^-s, генерируется сигнал ALE для фиксации битов ADy_o- На линиях Ю/М, S] и So выставляется информация, определяющая тип цикла. Проверяется флаг HALT.
Т2 Проверяются входы Ready и Hold. Программный счетчик инкрементируется, если данный машинный цикл есть часть выборки команды. Во всех машинных циклах кроме цикла BI (освобождения шин) один из управляющих стробов RD, WR или INTA переходит из единичного состояния в активное нулевое.
Tw Появляется при неготовности памяти или ВУ к обмену (на линии READY низкий уровень напряжения). Состояния линий адресов, данных и управления остаются теми же, что и в конце такта. Сигнал READY проверяется в каждом такте ожидания.
Тз Байт команды или данных передается в микропроцессор или из него. Уровень активного управляющего строба изменяется с нулевого на единичный.
Т4 Декодируется содержимое регистра команд.
Т5,6 Используются при необходимости для завершения некоторых команд. Системные шины не используются.
Машинный цикл всегда содержит такты Т1....Т3, иногда имеет большее число тактов, но для чтения или записи требуется только три такта.
40 Способы формирования адресов в микропроцессорной системе.
В МПС применяют несколько способов формирования адресов.
При прямой адресации код адреса содержится в команде, подлежащей выполнению. Прямая адресация удобна, но удлиняет команды (увеличивает их разрядности). В случае прямой регистровой адресации, когда операнд находится в одном из внутренних регистров процессора, адрес является малоразрядным, поскольку число таких регистров мало тогда п. а. проявляет все достоинства.
При косвенной адресации в команде явно или неявно указывается регистр процессора, содержащий адрес операнда. Для выполнения требуется предварительная настройка — загрузка адреса в регистр (регистр косвенного адреса). Удобна при обработке списков, когда настройка производится однократно, а очередной адрес получается модификацией предыдущего (изменением его на единицу). При непосредственной адресации в команде содержится сам операнд.
Адресация может быть абсолютной или неабсолютной. При абсолютной адресации обратиться к ячейке памяти или ВУ можно только по одному единственному адресу. При неабсолютной адресации для ячейки памяти или ВУ можно выделить некоторую зону адресов. Число таких зон, естественно, будет меньше, чем число отдельных адресов, поэтому для указания зоны потребуется меньшая разрядность адреса. Возможность использования неабсолютной адресации связана с наличием в АП "лишнего" пространства.
Часто адресный код рассматривается как состоящий из 2х частей. Одна часть указывает на страницу, в которой расположен искомый объект адресации, другая является адресом этого объекта на данной странице. Страницей является та или иная часть АП. С точки зрения использования АП памятью и ВУ различают концепции интерфейса с общей шиной и раздельной шиной.
В рамках первой концепции для адресов памяти и ВУ выделяются части общего АП. К ВУ. обращение происходит так же, как и к ячейкам памяти, т. е. с помощью тех же команд и той же шины.
В концепции "с раздельной шиной" ячейки памяти и ВУ имеют свои АП. При этом требуется наличие управляющих сигналов, определяющих, с каким типом объектов ведется обмен. Например, вводится сигнал IO/М, указывающий, адресуется память или ВУ. При этом память может использовать все АП. Для обмена с ВУ обычно имеются только операции ввода IN port и вывода OUT port, и теряется возможность применять к данным от ВУ широкий набор команд, имеющихся для работы с данными, хранимыми в памяти. Диапазон адресов, к которым может обращаться процессор (т. е. емкость АП) связан с разрядностью шины адреса m соотношением АП = 2^m.
37. Режимы обмена информацией, используемые в микропроцессорной системе.
Виды обмена
Выполнение процессором операций записи и чтения данных может проходить в режимах программно-управляемого обмена, прерывания и прямого доступа к памяти (ПДП).
В первом случае инициатором обмена является программа. Возможно взаимодействие с устройством, всегда готовым к обмену или с ожиданием готовности устройства.
В последнем случае вырабатываются сигналы, сообщающие о состоянии устройства. Процессор анализирует их и при готовности устройства реализует программу обслуживания данного устройства. Такой обмен может быть сопряжен с большими потерями времени. Быстродействие внешних устройств, с которыми идет обмен, зачастую очень мало в сравнении с быстродействием процессора. Ожидая готовности устройства, процессор не выполняет полезной работы, а занят в каждом цикле проверкой состояния внешнего устройства и простаивает в течение больших интервалов времени.
При обменах по прерываниям ожидание исключается, т. к. инициатива обмена исходит от внешнего устройства (ВУ). При своей готовности ВУ сигнализируют процессору, запрашивая у него прерывания основной программы и обслуживания обмена. Процессор завершает выполнение текущей команды и переходит к подпрограмме обслуживания прерывания. Отсутствие длительных интервалов ожидания существенно увеличивает производительность МПС. Для обмена между памятью и ВУ без участия процессора используется режим ПДП. В обычном режиме пересылка данных между памятью и ВУ требует вначале приема данных в процессор, а затем выдачи их приемнику, что снижает темп передачи. В режиме ПДП процессор отключается от системных шин и передает управление обменом специальному контроллеру ПДП, что увеличивает темп передачи данных. Наличие ПДП повышает эффективность МПС.
35. Типы машинных циклов микропроцессора
При естественном следовании команд МП, начав работу, выбирает из памяти и выполняет одну команду за другой, пока не дойдет до команды "Останов" (HLT). Выборка и выполнение одной команды образуют командный цикл. Командный цикл состоит из одного или нескольких машинных циклов МЦ. Каждое обращение к памяти или ВУ требует машинного цикла,
который связан с передачей байта в МП или из него. В свою очередь машинный цикл делится на то или иное число тактов Т, число которых зависит от типа машинного цикла.
Микропроцессор К1821 имеет следующие типы машинных циклов:
1. Выборки команды (OF, Opcode Fetch).
2. Чтения из памяти (MR, Memory Read).
3. Записи в память (MW, Memory Write).
4. Чтения из ВУ (IOR, Input-Output Read).
5. Записи в ВУ (IQW, Input-Output Write).
6. Подтверждения прерывания (INA, Interrupt Acknowledge).
7. Освобождения шин (BI, Bus Idle).
8. Останов (HALT).
В начале каждого машинного цикла генерируются сигналы состояния, идентифицирующие тип цикла и действующие в течение всего цикла.
39. Система прерываний МП.
Система прерываний
При работе МП системы могут произойти события, требующие немедленной реакции. Это обеспечивается прерыванием программы и переходом к обслуживанию источников запросов на прерывание.
Внутри системы - возникают при сбоях в работе, переполнении, деления на нуль и т. д., требованиях обслуживания от внешних устройств.
Извне могут поступать сигналы аварийных ситуаций в управляемых объектах, неисправности источников питания и др.
Прерывания по запросам от медленно действующих внешних устройств увеличивают производительность, позволяя ВУ занимать время процессора только при их готовности к обмену. Когда ВУ нуждается в обслуживании, оно устанавливает триггер запроса прерывания, и сигнал запроса сохраняется, пока не будет воспринят и обработан микропроцессором. В ответ на принятый запрос прерывания в микропроцессорной системе завершается выполнение текущей команды, запоминается состояние МП, выполняется подпрограмма обслуживания прерывания, восстанавливается состояние МП, и затем возвращается управление соответствующей команде основной программы.
МП К1821 имеет пять входов прерывания и один выход управления им INTA. Прерывание должно ввести в действие команду CALL, согласно которой состояние программного счетчика PC передается в стек, в PC загружается адрес подпрограммы, подлежащей выполнению. Если прерывания разрешены, то они осуществляются микропроцессором в конце выполнения текущей команды. Входы МП, связанные с прерываниями, называются TRAP; RST 5,5; RST 6,5; RST 7,5; INTR.
Решаются задачи маскирования запросов и определяются их уровни приоритета при конфликтах из-за одновременного поступления нескольких запросов. Маскирование состоит в запрещении действия соответствующего входа. Вход TRAP - немаскируем и имеет наивысший приоритет. К этому входу подключают сигналы, появление которых требует безусловной реакции. Начальный адрес подпрограммы обслуживания прерывания TRAP размещен в фиксированной ячейке памяти с адресом 24Н. Таким образом, появление запроса прерывания по входу TRAP независимо ни от чего вызовет соответствующее прерывание после завершения выполнения текущей команды.
Обозначение входов RSTn (n = 5,5; 6,5; 7,5) происходит от слова Restart. Прерывания по этим входам маскируемые, т. е. могут быть разрешены или запрещены командами El (Enable Interrupt) и Dl (Disable Interrupt) – одновременно.
Имеется также возможность раздельного маскирования запросов RSTn с помощью специальной команды SIM (Set Interrupt Mask), no которой маски устанавливаются в соответствии со значениями битов А0...А2 содержимого аккумулятора. Приоритеты входов RSTn фиксированы, снижаются в порядке RST 7,5->RST 5,5. Цифры 5,5; 6,5 и 7,5 определяют начальные адреса 002СН, 0034Н и ООЗСН.
Напомним, что вектором прерываний называют информацию, необходимую для перехода к соответствующей подпрограмме обслуживания, в простейшем случае это просто начальный адрес прерывающей подпрограммы.
36. Функции выводов и сигналы микропроцессора.
Функции выводов и сигналов:
О Ai5—8 ~ выходные линии с тремя состояниями для выдачи старшего байта адреса памяти или полного адреса ВУ. Переходят в третье состояние в режимах HOLD, HALT и RESET;
О AD7-0 — двунаправленные мультиплексированные линии с тремя состояниями для выдачи младшего байта адреса памяти или полного адреса ВУ в первом такте машинного цикла, после чего используются как шина
данных. Как видно из сказанного, при адресации ВУ адресная информация обеих полушин (А15-8 и AD7-0) дублируется;
О ALE — строб разрешения загрузки младшего байта адреса памяти во внешний регистр для его хранения в течение машинного цикла. Появляется в первом такте машинного цикла. Регистр загружается задним фронтом сигнала ALE;
□ RD, WR — стробы чтения или записи. Низкий уровень соответствующего сигнала свидетельствует о том, что адресованная ячейка памяти или внешнее устройство должны выполнить операцию чтения или записи. Выводы переходят в третье состояние в режимах HOLD, HALT и RESET;
□ READY — входной сигнал, показывающий, что память или ВУ готовы к обмену с МП. Если готовности памяти или ВУ нет, МП входит в состояние ожидания, которое может длиться любое число тактов вплоть до появления единичного уровня сигнала READY;
□ Si, Sq — сигналы состояния МП, сообщаемые внешней среде. Формируются в начале и сохраняются во время всего машинного цикла;
□ Ю/М — сигнал выбора памяти или внешнего устройства. При высоком уровне происходит обращение к ВУ, при низком — к памяти.
Совместно с сигналами SjSq сигнал Ю/М идентифицирует тип машинного цикла. Сигналы состояния и управляющие сигналы RD. WR и INTA для различных машинных циклов имеют следующие значения
Таблица 5.1
В приведенной таблице через ТС обозначено третье состояние.
□ xi, X2 — эти выводы присоединяются к кварцевому резонатору или другим частотно-задающим цепям для обеспечения работы внутреннего генератора синхроимпульсов МП. Частота на выводах Xj и Х2 в 2 раза выше
рабочей частоты;
П RESIN (RESET IN) — вход сигнала сброса МП в начальное состояние. Сигнал может поступить в любое время по команде оператора.
Автоматически формируется при включении питания. Под его воздействием сбра-
сбрасываются регистры PC и IR, триггеры разрешения прерывания, подтвер-
подтверждения захвата и др.;
□ CLK — выход синхроимпульсов для микропроцессорной системы. Частота этих импульсов в два раза ниже частоты на выводах xj и Х2,
□ RESET — выходной сигнал сброса для внешних модулей системы, привязанный к тактовым импульсам CLK, т. е. отличающийся от сигнала RESIN по фазе;
□ INTR (Interrupt Request) — вход запроса векторного прерывания, вызывающий генерацию строба INTA, если прерывание разрешено программой. Адрес подпрограммы, вызываемой этим входом, выдается внешним
устройством. При сбросе прием сигнала запрещается (прерывания запрещены);
□ INTA (Interrupt Acknowledge) — выход строба подтверждения векторного прерывания после завершения текущего командного цикла. Используется для чтения вектора прерывания;
□ RST 5,5; RST 6,5; RST 7,5 — входы запросов радиального прерывания типа RSTn (n = 5,5; 6,5; 7,5). Начальные адреса подпрограмм обслуживания равны 8п. Приоритеты фиксированы, высший приоритет у входа RST 7,5. Приоритеты всей группы запросов выше приоритета запроса INTR. Запросы маскируемые, причем независимо друг от друга;
□ TRAP — вход запроса немаскируемого прерывания, имеющий максимальный приоритет;
О SID, SOD (Serial Input Data, Serial Output Data) — вход и выход последовательной передачи данных. По команде RIM входной бит загружается в старший разряд аккумулятора, по команде SIM выводится из этого разряда;
□ HOLD — сигнал запроса захвата шин. Формируется внешним устройством; □ HLDA — сигнал подтверждения захвата (Hold Acknowledge). Является ответом на сигнал HOLD, формируемым в конце текущего машинного цикла. Свидетельствует об отключении МП от системных шин. При этом шины и линии управляющих сигналов RD, WR, IO/M и ALE переводятся в третье состояние.
38. Принципы согласования быстродействия модулей микропроцессорной системы.
Иногда условием обмена является готовность к нему памяти или ВУ. Для выявления готовности применяют такой метод: появление адреса медленного устройства ведет к запуску генератора одиночного импульса необходимой длительности, на время существования которого сигнал готовности RDY снимается. Длительность интервала неготовности рассчитывается согласно требованиям медленного устройства. Процессор ждет появления сиг-
сигнала готовности и только после его появления выполняет операцию обмена. Чтобы избежать потерь времени, желательно генерировать интервал неготовности с привязкой его к синхроимпульсам МПС.
Синхронизация и последовательность действий МП Командный цикл КЦ начинается с выборки команды (Opcode Fetch, OF). Первый машинный цикл M1 всегда OF, в нем МП получает первый байт команды. После этого могут быть еще один или два машинных цикла типа MR (Memory Read), поскольку команда может быть однобайтной, двухбайтной или трехбайтной.
Если каманда трехбайтная, то она хранится в памяти так, как показано на рис. 5.8, б. Первый байт содержит код операции КОП, сведения о способе адресации, а если команда однобайтная, то и адрес операнда. Наличие
адреса возможно для операций типа "регистр-регистр" с короткими адресами.
Для адресации 8 регистров общего назначения достаточны трехразрядные адреса, а для адресации регистровых пар даже двухразрядные. Второй байт содержит младший полуадрес операнда, если команда трехбайтная, или не-
непосредственный операнд либо адрес ВУ, если команда двухбайтная. Третий байт содержит старший полуадрес операнда или байт непосредственных данных при загрузке пары регистров. Адреса регистров и регистровых пар
После выборки и декодирования команды могут понадобиться дополнительные машинные циклы для ее выполнения. Всего в командном цикле может быть от одного до пяти машинных циклов. Машинный цикл состоит из тактов, в которых выполняются типовые действия, рассмотренные ниже. Число тактов в различных машинных циклах — 3...6. Большинство машинных циклов содержат три такта. В командном цикле может содержаться от 4 до 18 тактов.
Сигналы, реализующие тот или иной МЦ, генерируются блоком управления МП на основании информации, содержащейся в первом байте команды.
Примером выполнения команды STA D3D2 (Store Accumulator Direct), передающей содержимое аккумулятора в ячейку памяти при прямой адресации. Команда трехбайтная, для ее передачи в МП требуются три машинных цикла, в первом из которых байт b1 передается в регистр команд IR, в последующих байты h2 и Ьз передаются в регистры временного хранения W и Z. После получения всей команды МП выполняет ее, передавая байт из аккумулятора в ячейку памяти, адрес которой поступил в МП. Таким образом, цикл команды составится из четырех машинных циклов в следующем порядке OF-MR-MR-MW.
Каждый машинный цикл делится на такты (состояния) — интервалы между одноименными фронтами тактовых импульсов.
41. Система команд микропроцессора и основы программирования на языке ассемблера
Пример выполнения команды
Выполнение команды реализуется в МПС через работу ее шин. Для ииллюстрации рассмотрим выполнение короткого фрагмента программы передачи байта из одной ячейки памяти в другую. Пусть численное значение байта будет ЮН, а его передача производится из ячейки 0100Н в ячейку 0101Н. Пусть также фрагмент программы размещается в памяти, начиная с ячейки 2000Н. Для выполнения фрагмента сначала нужно переслать байт в аккумулятор, а затем из аккумулятора в память. Так как обращение к памяти подразумевает косвенную адресацию, вначале требуется загрузка пары регистров Н адресом ячейки, к которой идет обращение. С учетом сказанного фрагмент программы в мнемокодах (на ассемблере МП) примет вид, показанный в левом столбце
LXI H, 0100H 2000 21 00 01
MOV А, М 2003 7Е
INX Н 2004 23
MOV M, А 2005 77
Команда загрузки непосредственных данных в пару регистров LXI грЬзЬ2 имеет код 00ПР0001 (см. табл. 5.3). Пара регистров имеет адрес ПР = 10. Подставив это значение в код команды, получаем код 21. В правом столбце
записана команда в кодах. Она имеет вид: 21 00 01, т. к. после кода операции из памяти извлекаются сначала младший @0), а затем старший @1) байты. Команда трехбайтная и занимает ячейки памяти 2000...2002.
Однобайтная команда MOV A, M пересылки из памяти в аккумулятор является вариантом команды MOV r, M с кодом 01ППП110. Подставив в этот код адрес регистра А = 111, получаем код команды 7Е. Команда INX H прибавляет единицу к содержимому регистровой пары и является вариантом, код которого получается из кода ООПРООН при подстановке адреса пары регистров 10, что дает код 23. Последняя команда фрагмента программы (пересылка из аккумулятора в память) MOV M, А, имеющая код 77, передает в ячейку памяти, адрес который находится в регистровой паре Н, содержимое аккумулятора. Эта команда завершает выполнение фрагмента программы.
42.Шинные формирователи и буферные регистры микропроцеесорных систем.
Шинные формирователи
Шинные формирователи (ШФ), называемые также приемопередатчиками, шинными драйверами или магистральными вентиль-буферами, включаются между источником информации и шиной. Они усиливают сигналы помощности при работе на шину, отключают источник информации от шины, когда он не участвует в обмене, формируют при необходимости требуемые уровни сигналов логической 1 или 0. Двунаправленные ШФ позволяют в
зависимости от сигнала управления передавать сигналы в шину или, напротив, принимать их с шины и передавать приемнику данных. Различные ШФ отличаются не только разрядностью, но и передачей сигналов в прямом или инвертированном виде (ШФИ), а также прямыми или инверсными сигналами разрешения работы. Отличаются они и электрическими характеристиками. Буферные регистры Буферные регистры служат для подключения к магистрали внешнего устройства. В отличие от ШФ, буферные регистры способны хранить данные. Благодаря этому они могут выполнять временную буферизацию данных, что составляет важнейшую функцию портов. Буферные каскады с тремя состояниями на выходах регистра обеспечивают портам возможность отключения от магистрали под действием управляющих сигналов, а также необходимую нагрузочную способность.
43. Параллельные периферийные адаптеры, их структура и режимы работы.
Шинные формирователи и порты осуществляют лишь непосредственную или буферизованную во времени передачу данных между МП и шиной данных. Более сложные операции выполняются периферийными адаптерами.
Программируемость адаптеров обеспечивает им широкую область применения вследствие изменяемости процедур обмена без изменений в схеме (с помощью команд программы), в том числе и во время работы микропроцессорной системы.
Параллельный периферийный адаптер (ППА, PPI) типа 55А (рис. 6.3) имеет три двунаправленных 8-разрядных порта РА, РВ и PC, причем порт PC разделен на два четырехразрядных канала: старший РСн и младший PCl- Об-
Обмен информацией между каналами А, В, С и шиной данных МПС производится через буфер данных BD в соответствии с сигналами управления.
Блок управления чтением/записью получает стробы чтения и записи RD и WR (это сигналы IOR и IOW стандартного интерфейса), сигнал сброса RESET, сигнал выбора адаптера CS, получаемый декодированием старших
разрядов его адреса, и два младших разряда адреса А) и Ао для адресации внутренних регистров. Адресуемых объектов 5: три порта (А, В и С), регистр управляющего слова РУС и команда установки/сброса битов порта С BSR
(Bit Set/Reset). Работа адаптера начинается после загрузки с ШД в РУС управляющего слова УС1, задающего портам адаптера один из трех возможных режимов и направленность порта (ввод или вывод). Возможны три режима работы портов: 0, 1 и 2, причем порт А может работать в любом из трех режимов, порт В только в двух @ и 1), а режим порта С зависит от режимов портов А и В. Порт С имеет особенности, в отличие от портов А и В, которые оперируют со словами в целом, разряды порта С могут программироваться и использоваться поодиночке. В частности, любой из восьми разрядов порта С может быть установлен или сброшен программным способом. Это нужно для передач сигналов квитирования при обмене через порты А и В в режимах 1 и 2 При работе порта в режиме 1 для него требуются три линии под сигналы управления, в режиме 2 — пять.
Режимы работы портов:
режим 0 — однонаправленный ввод/вывод без квитирования, в этом режиме могут работать порты А и В, а также свободные (не занятые передачей служебных сигналов для портов А и В) линии порта С;
режим 1 — однонаправленный ввод/вывод с квитированием;
режим 2 — двунаправленный ввод/вывод с квитированием.
Квитирование, как известно, позволяет вести асинхронный обмен с учетом
готовности абонента к передаче, т. е. иметь переменный темп обмена соответственно возможностям внешнего устройства.
45.Программируемые связные адаптеры, их структура и протоколы последовательного обмена.
При увеличении расстояний, на которые передаются данные, параллельные связи становятся неприемлемо сложными и дорогими. В этом случае применяют преобразование параллельных данных в последовательные для их
передачи по одной сигнальной линии. Кроме того, многие ВУ оперируют с последовательными кодами и для взаимодействия с процессором нуждаются в преобразовании данных из параллельной формы в последовательную и
наоборот. Последовательные передачи используются также при применении обычных телефонных сетей для связи удаленных объектов, что широко распространено в практике. Тракт передачи последовательных данных в общем случае включает в себя источник и приемник данных, программируемые связные адаптеры (ПСА) и модемы (рис. 6.8, а). Такой тракт соответствует взаимодействию процессора с ВУ, оперирующими параллельными кодами, но находящимися на большом расстоянии от процессора. ПСА преобразуют данные из параллельной формы в последовательную или наоборот и выполняют также некоторые другие функции.
Показанный на рис. 6.8, а тракт передачи является наиболее полным. Если расстояние L между источником и приемником информации значительно, но не настолько велико, чтобы потребовались передачи по телефонным или
подобным им сетям, то часть тракта с модемами не нужна и тракт передачи будет иметь вид (рис. 6.8, б), где ПСА] преобразует параллельные данные в последовательные, а ПСА2 — последовательные в параллельные. Если тре-
требуется взаимодействие процессора с относительно недалеко расположенным ВУ, оперирующим с последовательными кодами, тракт передачи будет иметь вид (рис. 6.8, в). При обмене последовательными данными передается, как правило, символьная информация (буквы, цифры и другие знаки). Символы кодируются группой битов, число которых обычно лежит в пределах от 5 до 8. Если разрядность группы 5, то непосредственно можно отображать до 32 различных символов. Такую разрядность имеет телеграфный код, в котором, однако, за счет дополнительных признаков принадлежности кода к той или иной регистровой группе число воспроизводимых символов расширено до 78.
Структура ПСА
В МПС адаптер используется как ВУ, программируется процессором для работы с различной аппаратурой, принимает от процессора символы в параллельной форме и преобразует их в последовательную для передачи или
получает последовательные данные и преобразует их в параллельные символы для процессора. Кроме того, адаптер сигнализирует процессору о готовности принять новый символ для передачи или о том, что получил символ
для процессора. В любое время процессор может читать слово состояния адаптера.
46-47.Асинхронная передача последовательной информации. Синхронная передача последовательной информации.
Протоколы последовательного обмена задают два его вида: асинхронный и синхронный. При асинхронном обмене символы передаются по мере их готовности. Интервал между символами может быть различным, хотя интервалы между битами в одном символе фиксированы. При отсутствии готовых данных линия простаивает. При синхронной передаче символы следуют один за другим слитно, поэтому можно говорить о передаче массива символов — текста. Если очередной символ не готов, передача не останавливается, передатчик посылает в линию специальные символы синхронизации, до тех пор пока не сможет передать следующий символ данных. Синхронный обмен повышает скорость передачи данных. Скорость передачи оценивается числом передаваемых в секунду битов. Скорость асинхронной передачи обычно соответствует типовому периферийному оборудованию.
При асинхронных передачах посылка (кадр), т. е. группа битов, отображающих символ, имеет следующий формат: начало посылки отмечается нулевым старт-битом, за ним следуют 5...8 информационных (младшим разрядом
вперед), затем идет необязательный бит контроля по модулю 2 (бит четности/нечетности) и заканчивается посылка 1; 1,5 или 2 единичными битами.
Различают две разновидности синхронных передач — с внутренней и внешней синхронизацией. При внутренней синхронизации перед массивом данных передаются слова — синхросимволы (одно или два). При отсутствии передачи передатчик не перестает работать, а посылает в линию символы синхронизации, пока не возобновится передача данных. Приемник при этом находится в режиме активного ожидания (в английской терминологии в режиме Hunt — охоты). Он сравнивает каждое принятое слово с символом синхронизации. Если результат сравнения отрицательный, то обращения к данному приемнику нет (по описанному протоколу к одному передатчику можно подключить несколько приемников, имеющих индивидуальные синхросимволы). Если
же опознается синхросимвол данного приемника, то это означает, что передатчик обращается к нему и первое же слово, не являющееся лом, принимается как информационное, начинающее информационный массив. После начала массива приемник считает передаваемые символы или же сопоставляет их с символами синхронизации, определяя одним из этих способов конец передачи. Символы данных не разделяются старт- и стоп-битами. После символа из
5...8 битов может идти контрольный бит, возможен и контроль по модулю 2 для всего массива, в этом случае контрольный бит появляется в конце передачи данных. При внешней синхронизации в канал связи вводится дополнительная линия, по которой передается строб-сигнал, отмечающий интервал времени,
соответствующий передаче данных. Фронты строба отмечают начало и конец передачи массива, в котором символы по-прежнему передаются слитно (без старт- и стоп-битов).
1 Основные и универсальные логические элементы. Типы выходных каскадов логических элементов.
ЛЭ-это устр-ва выполн лог функц: Инверсия,Дизъюнкция,Конъюнкция.
И,ИЛИ, НЕ(Булевский базис). И-НЕ (Шеффера) ИЛИ-НЕ(Пирса) . Стат.параметры:4 напр,4тока.Быстродействие ЛЭ опред-ся скоростями их перехода из одного сост в др.ТИПЫ ВЫХ.КАС.: логич выход(Формирует 2 уровня вых напряж U0 U1), с открытым коллектором(стоком)(Эл с откр коллектором имеют вых цепь, заканчивающуюся одиночным транзистором, коллектор которого не соединен с др цепями внутри микросхемы),с третьим состояние(кроме лог сост 0 1 имеет сост «отключено» в котором ток вых чепи пренебрежимо мал),с открытым эмиттером(истоком) Наличие 4 типов выходов объясняется различ условиями работы элементов в лог цепях.
3 Комбинационные устройства .
ЦУ-комбинац,последоват. КУ- выходной сигнал определ-ся тоько входным сигналом. Это шифратор,дешифр, сумматор, мультиплексор, демультипл. В состав ЦУ входят типовые фунциональные узлы и лог схемы, специфичные для данного проекта (произвольной логики). Проектирование произв логики комбинационного типа производится по этапам. 1.задается характер функционирования комб.цепи с помощью таблиц истинности, от таблицы переходим к СДНФ искомых функций. Дальнейшие действия зависят от СРЕДСТВ РЕАЛИЗАЦИИ ФУНКЦИЙ КОМБИНАЦИОННЫХ УСТРОЙСТВ, к которым в совр схемотехнике относ:
1.Логич блоки табличного типа( LUTs,Look-up Tables)
2/Логические блоки в виде последовательности матриц элементов И и ИЛИ (PLA Programmable logic array;PAL Programmable array logic)
3.Универсальные логические блоки на основе мультиплексоров.
4.логические блоки,собираемые из логических элементов неоторого базиса (SLC small logic cells)
2 Вспомогательные Эл ЦУ
К числу вспомог отнесем эл-ты не выполн лог операции или запомин данных,но необх для построен ЦУ: Элементы задержки-требуются для временного согласования распространения сигн по разл путям в ЦУ для борьбы с критическими временными состязаниями, нарушающими работу автоматов с памятью. На практике применяют разл варианты реализации задержек-отрезки коакс кабелей, цепочки лог эл, RCцепочки. При составлении из неск лог эл последовательной цепочки можно скммировать задержки отдельных эл-тов. Задержку на большое время получаем с помощью RCцепочки включаемой в цепь передачи сигнала, где она формирует экспотенциальные процессы перезаряда емкости чз резистор Td=RCln2 d-delay.
Задержку сигн можно получить с помощью счетчиков. Вх сигнал должен разрешать работу счетчика, нах в 0. счетчик подсчитывает синхросигналы, при его переполнении вырабатывает вых сигнал.
К задачам формирования имп по длительности относятся расширение,сужение,стандартизация их длительности. если F дизъюнкция то схема будет расширять входной импульс на интервал,равный времени задержки Td(рис б),. Если конъюнкция-то схема дат сужение (рис в) входного импульсана вел Td. Если F=то вып-ся стандартизация длительности импульса.вых импульсбудет иметь длительностьTd независимо от длит-ти входного (рис г)
5 Приоритетные шифраторы и наращивание их размерности.
Ш- кодер,(преобразование дес чисел в двоичн) Двоичн шифраторы выполняют операцию обратную шифратору. Формирует двоичный код соответственно сигналу. приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса.
Ш исп в различ устр-вах ввода информации в цифровые системы.
6 Мультиплексоры.
М- устр которое осущ выборку одного из неск входов и подключает его к своему выходу. М имеет неск информ входов (D0,D1..),адресные входы(А1,..), вход разрешения работы Е.
Схема наращивания размерности М
Дешифратор со входом разрешения работы будет работать в режиме демультиплекстора,если на вход разрешения подавать информационный сигнал.
4 Дешифраторы и их схемная реализация
Д.-декодер, преобразователь кодов.Двоичные ДШ преобразуют двоичный код в код «1 из N» в кодовой позиции этого кода только одна позиция занята единицей, все ост нулевые. В зависимости от вх двоичного кода на вых ДШ возбуждается только одна из вых цепей.
EN-вход разрешения работы. Схемотхнически ДШ предст собой совок. конъюнкторов не связанных между собой. Каждый конъюнктор вырабатывает одну их вых функций.
ДШ можно исп для воспроизв произвольн лог ф-й
7. Демультиплексоры
вып опер, обр опер мультиплексоров – передают данные из 1 вх канала в один из неск каналов-приемников. Многоразрядные демульт сост из неск. одноразрядных.
дешифратор со входом разрешения работы будет работать в режиме демультип, если на вход разрешения подавать информ сигнал.
Дешифратор-демультиплексор:
8. УНИВЕРСАЛЬНЫЕ ЛОГИЧЕСКИЕ МОДУЛИ. для заданного числа аргументов можно настроить УЛМ на люб ф-ю. общее число функций n, число арг-в . Для исп-ия мульт-ра в кач-ве УЛМ следует изм назнач его входов.
1-й способ (фиксация нек входов). Число воспр-ых ф-й прировнять к числу комбинаций 2m, получим чис настроечных входов m=2n.
2й способ (расширение алфавитов настроечных сигналов). Если от алфавита перейти к где -литерал, то чис входов сокр на единицу, а число настроечных входов – вдвое.
10. Cумматоры
вып ариф слож и выч чисел. Одноразр сум имеет 3 вх (2 слаг и перенос из предыд разряда) и 2 вых (суммы и переноса в след разряд).
9. Схемы контроля.
сущ-ют сбои, отказы в работе ЦУ. мажоритарные элементы производят «голосование» и передают на вых велич, соотв больш-у из входных. МЭ имеют нечетное число входов
контроль по мод 2 (контроль по чет\нечет). каж слово дополн контр разрядом, знач кот подбир так, чтобы сделать чет (нечет) вес каж код комбин. после передачи слова или счит его из памяти вновь произв-ся слож-ие разрядов кодовой ком-ции по мод 2 (свертка по мод2) и проверяется, сохран-ась ли чет-ть (неч) веса принятой ком-ии. Контр по мод 2 реализ с пом схем свертки.(рис- сх свертки байта).
11. Многоразр Сум-ы (цепочка из одноразр Сум-ов).
Там, где в разряд Сум-ра должны подаваться инверсные арг-ты, в их линиях имеются инверторы, а там где выр-ся инверсн сумма, инв-р включ в вых цепь. С-перенос, S-сумма.
12. Многоразр Сум-ры с пар переносом.
во всех разрядах рез-ты выр-ся одноврем, пар-но во времени. С-перенос, S-сумма.