Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Воп. 1 Ключевые схемы на биполярных транзисторах
В ключевом каскаде транзистор обычно включается по схеме с общим эмиттером (рисунок 1.1). Ключевой каскад может находиться в одном из двух стационарных состояний: во включенном (транзистор насыщен) и в выключенном (транзистор заперт). Рассмотрим каждое из стационарных состояний ключевого каскада.
Режим отсечки (транзистор заперт). Для получения режима отсечки надо сместить в обратном направлении эмиттерный переход транзистора или для транзистора n-р-n типа выполнить условие: uб<0. Те есть режим отсечки возникает при отрицательном управляющем напряжении, если оно обеспечивает запирание эмиттерного перехода (uб 0).
Состояние отсечки соответствует точке А на ВАХ (см. рисунок 1.1, б). В режиме отсечки ток в цепи базы транзистора отсутствует, а в цепи коллектора протекает малый обратный ток Iкб0:
Транзистор в режиме отсечки представляется схемой замещения (рисунок 1.2, а).
Воп 2 . Ключевые схемы на полевых транзисторах
Наиболее часто такие ключи реализуют на полевых транзисторах МДП типа. Ключи на МДП-транзисторах, как и на биполярных, в статическом режиме характеризуются остаточным (обратным) током (в запертом состоянии) и остаточным напряжением (в открытом состоянии). Известны три разновидности МДП-транзисторных ключей: с резисторной нагрузкой, с динамической (транзисторной) нагрузкой и комплементарные (КМДП) ключи. Последние выполнены на комплементарных транзисторах, т. е. на транзисторах с каналами противоположного типа проводимости.
Ключ с резисторной нагрузкой
Схема такого ключа, выполненного на n-канальном транзисторе, показана на рисунке 1.8. В случае р-канального транзистора все напряжения в последующем анализе следует считать модулями отрицательных величин. Для запирания ключа на затвор транзистора подается напряжение U–упр < Uпор, где Uпор – пороговое напряжение.
Ключ с динамической нагрузкой
Схема такого ключа, выполненного на однотипных транзисторах, показана на рисунке 1.9. Роль динамической нагрузки выполняет транзистор VT2, у которого затвор соединен со стоком и который, тем самым, является двухполюсником –
резистором. В схеме с динамической нагрузкой транзистор VT2 называют нагрузочным, а VТ1 – активным.
Вольт-амперную характеристику «резистора» VT2 можно получить из следующих соображений. Поскольку при соединении затвора со стоком получается Uзи2 = Uси2 очевидно, справедливо неравенство:
(Uзи2 – Uпор) < Uси2.
Это неравенство означает, что транзистор VT2 работает на пологом участке характеристики. Для этого участка действительна формула:
Ключ на комплементарных транзисторах
Схема такого ключа показана на рисунке 1.10.
Рисунок 1.10 – Ключ на комплементарных МДП транзисторах
Пусть в исходном состоянии управляющее напряжение равно нулю: Uупр = 0.
Тогда:
Uзи1 = 0; Uзи2 = – Ес.
Значит, n-канальный транзистор VT1 заперт, а p-канальный транзистор VТ2
открыт (считаем, что Ес > Uпор2 ).
Воп.3 Основные логические понятия. Основы алгебры логики
Логическими сообщениями - называются такие сообщения, истинность или ложность которых может быть оценена однозначно. Например: «Генератор включен»; «По цепи протекает ток короткого замыкания»; «Напряжение на входе меньше порога срабатывания».
Каждое логическое сообщение (высказывание) может быть заменено математическим эквивалентом, логической функцией.
Логическая функция А=1, если логическое сообщение истинно (например, «Генератор включен», если он действительно включен) и А=0, если это сообщение ложное (генератор на самом деле выключен). Таким образом, логические функции в отличие от обычных функций принимают только два значения: 0 и 1.
Логические элементы (узлы) – электрические схемы, предназначенные для выполнения различных логических операций над дискретными сигналами при двоичном способе их представления.
Логическое отрицание или инверсия
Логическое отрицание от функции А обозначается (говорится «не А») и определяется таблицей истинности (таблица 2.1), которая отражает связь между А и
Логическое сложение
Логическое сложение (дизъюнкция) переменных А, В, С… записывается в виде:
F = А + В + С + … Значение F = 0 имеет место только при А = 0, В = 0, С = 0 и т. д. Если хоть одно слагаемое равно единице (хоть одно событие наступило), то F = 1. Сумма наступивших событий обозначает наступление события, то есть при любом числе слагаемых, равных единице, сумма их равна единице: F = 1, если А = 1 ИЛИ В = 1 ИЛИ С = 1 ИЛИ все переменные равны единице. Этим объясняется еще одно название логической операции – ИЛИ.
Логическое умножение
Логическое умножение (конъюнкция) переменных А, В, С… записывается в виде:
F = А ∙ В ∙ С ∙ …
Из приведенного выражения следует, что если хотя бы одна из переменных равна нулю, то функция равна нулю. Только в том случае, когда А = 1 И В = 1 И С = 1 И т. д. = 1, тогда F = 1. Поэтому данная операция называется также операцией И. Операция И обозначается в случае двух независимых аргументов F = A^B либо F = A ∙ B (читается «А и В»).
Основы алгебры логики.
Алгебра логики выполняет следующие функции:
1) Позволяет математически записывать логические сообщения и связи между ними, что необходимо для определения порядка и принципа работы устройства.
2) Позволяет реализовать логические уравнения в виде логических схем, то есть переходить от аналитического описания процесса к его схемной реализации в виде логического автомата.
3) Позволяет проводить реализацию логических автоматов в оптимальном виде (минимальное число элементов, их однородность, надежность и т. д.).
Аксиомы логического сложения (дизъюнкции).
Х + 0 = Х;
Х + 1 = 1;
Х + Х = Х;
Х + X = 1;
Аксиомы логического умножения (конъюнкции).
Х*0 = 0;
Х * 1 = Х;
Х*Х = Х;
Х*X = 0;
Аксиома логической инверсии.
X = Х.
Справедливость аксиом легко установить, подставляя вместо Х значения 0 и 1.
Для нескольких переменных справедливы теоремы де Моргана:
Основные законы алгебры логики, действующие при сложении и умножении
переменных.
1) Переместительный (закон коммутативности):
Воп. 5 Логические элементы И-НЕ, ИЛИ-НЕ
В основе каждой серии логических элементов лежит схема базового элемента. В качестве базовых чаще всего выбираются элементы ИЛИ-НЕ и И-НЕ.
Обозначения этих элементов приведены на рисунке 2.6.
Набором элементов И-НЕ (ИЛИ-НЕ) можно реализовать функции И, ИЛИ, НЕ. То есть каждый такой набор является базисом (таблица 2.7, рисунки 2.7, 2.8).
Воп. 6 Основные типы логических микросхем
Логические ИМС выпускаются промышленностью в виде серий (наборов) элементов, обеспечивающих выполнение логических функций. Всякая микросхема, реализующая сложную логическую функцию, представляет совокупность элементов И-НЕ или ИЛИ-НЕ. По схемотехнической структуре эти элементы и составляемые ими более сложные микросхемы делятся на ряд типов. В настоящее время наиболее распространены микросхемы следующих типов: ТТЛ (транзисторно-транзисторная логика и КМДПЛ (на дополняющих – «комплементарных» транзисторах МДП типа). Для всех микросхем данного типа элемент И-НЕ (ИЛИ-НЕ) является базовым.
Базовый ТТЛ элемент И-НЕ
В этом элементе обе логические операции (И и НЕ) осуществляются транзисторами. Напряжение, соответствующее логической «1»: U1= 2,4–4,5 В, напряжение, соответствующее логическому «0» – U0 * 0,4 В; напряжение питания
Еп = + 5 В. Простейшая схема элемента И-НЕ ТТЛ логики показана на рисунке 2.9.
Базовый КМОП-элемент ИЛИ-НЕ
Реализован на полевых транзисторах класса металл-диэлектрик-полупроводник с индуцированными каналами р- и n-типов (на комплементарных транзисторах). Используются транзисторы с индуцированными каналами из-за одинаковой полярности питающего и управляющего напряжений. Основу структуры такого элемента составляет ключ на КМОП-транзисторах.
Параметры серии: U1 * 8,2 В, U0 = 0,3 В, Еп = +9 В. Схема трехвходового элемента КМОП ИЛИ-НЕ представлена на рисунке 2.10.
По существу КМОП-элемент представляет собой делитель напряжения Еп источника питания. Одно плечо делителя составляют транзисторы VT1, VT2, VT3 с каналом n-типа (коммутирующие, или управляющие), другое – транзисторы VT4, VT5, VT6 с каналом р-типа (нагрузочные). Из-за разной проводимости каналов логический сигнал на входе запирает один из управляющих транзисторов и отпирает нагрузочный транзистор, или наоборот.
Воп. 7 Параметры логических элементов
1 Коэффициент объединения по входу входу – Коб – равен числу логических входов элемента. На них поступают логические переменные.
2 Коэффициент разветвления по выходу – Краз – численно равен количеству входов аналогичных элементов, которыми можно нагрузить выход данного элемента. Характеризует нагрузочную способность элемента и определяется
структурой его выходного каскада.
3 Быстродействие tз (время задержки) – обычно оценивают полусуммой задержек перепадов на выходе элемента относительно входных перепадов, переключающих его из состояния «1» в состояние «0» и обратно. При этом каждая задержка измеряется между серединами перепадов:
Принцип определения tз на примере инвертора показан на рисунке 2.11.
4 Помехоустойчивость – оценивается наибольшим напряжением помехи Uпом, действующей на входе, которое не вызывает ложного переключения элемента из «1» в «0» или наоборот. Помехоустойчивость логического элемента можно оценить по передаточной характеристике – зависимости выходного напряжения от входного.
5 Уровни логических единицы и нуля U1, U0.
6 Потребляемая мощность и напряжение питания.
Воп.8 Асинхронные триггеры
Асинхронный R-S-триггер на элементах И-НЕ
R-S-триггер – аналог реле. Служит основой для построения триггеров других типов. На рисунке 3.1 показана схема триггера (а), таблица переходов (б) и временные диаграммы его работы (в).
Состоянию логической «1» соответствует Q = 1, Q = 0; состоянию логического «0»: Q = 0, Q = 1. По информационному входу S (Set) производится установка триггера в состояние логической «1»; по входу R (Reset) – перевод триггера в исходное состояние логического «0». Принцип действия триггера определяется поведением в нем элементов И–НЕ.
При R = 1, S = 0 подтверждается предыдущее состояние, если триггер находился в состоянии «1» и переход в «1», если триггер был в состоянии «0».
При S = 1, R = 0 происходит или подтверждение предыдущего состояния триггера (Q = 0), либо переход в состояние «0».
При S = R = 1 триггер сохраняет предыдущее состояние.
При комбинации S = R = 0 триггер принимает неопределенное состояние, такая комбинация входных сигналов является запрещенной для асинхронного R-S триггера на элементах И-НЕ. Такой триггер более распространен. Асинхронный R-S-триггер на элементах ИЛИ-НЕ
На рисунке 3.2 показана схема триггера (а), таблица переходов (б) и временные диаграммы его работы (в).
При S = 1, R = 0 подтверждается предыдущее состояние, если триггер находился в состоянии «1» и переход в «1», если триггер был в состоянии «0».
При R = 1, S = 0 происходит или подтверждение предыдущего состояния триггера (Q = 0), либо переход в состояние «0».
При S = R = 0 триггер сохраняет предыдущее состояние.
При комбинации S = R = 1 триггер принимает неопределенное состояние, такая комбинация входных сигналов является запрещенной для асинхронного R-S триггера на элементах ИЛИ-НЕ.
Воп. 9 Синхронные (тактируемые) триггеры
Синхронный R-S-триггер на элементах И-НЕ
Схема триггера, выполненного на элементах И-НЕ, а также временные диаграммы его работы приведены на рисунке 3.3. Т – тактовый вход.
Переключения возможны лишь при наличии разрешающего сигнала (импульса тактов), подаваемого на вход Т.
При нулевых значениях сигналов на всех трех входах на выходах элементов Э3, Э4 действует логическая «1». Состояние R-S-триггера на элементах Э3, Э4 остается без изменения.
Комбинация S = R = Т = 1 в триггере должна быть исключена.
Тактируемые R-S-триггеры применяются в устройствах цифрового действия для хранения двоичной информации в течение времени, большего ее существования в исходном источнике, например для хранения промежуточной информации, передаваемой от счетчиков импульсов и регистров. D-триггер
Имеет один информационный вход D. Триггер запоминает сигнал на входе D в момент тактового импульса и хранит его до следующего тактового импульса, то есть является элементом памяти. «D» обозначает способность сохранять состояние логической «1» после снятия входного сигнала до прихода очередного тактового импульса (delay – задержка). D-триггер (защелка) используется при построении регистров. На рисунке 3.4 приведена схема D-триггера на основе асинхронного R-S-триггера, а также временные диаграммы его работы.
Т-триггер
Счетный триггер, используется при построении счетчиков, распределителей, делителей частоты, переключателей. Имеет один вход Т (С). Частота повторения сигнала Q вдвое меньше частоты повторения импульсов Т, то есть Т-триггер делит частоту импульсов на 2. Одна из распространенных схем Т-триггера, так называемая M-S-схема, включает в себя два асинхронных R-S-триггерах, один из которых – основной (М – master), другой – вспомогательный (S – slave) (рисунок 3.5).
J-K-триггер
Универсальный триггер. Позволяет получить любой из синхронных триггеров. Информационные входы J и K аналогичны по своему влиянию входам S и R синхронного R-S триггера: при J = 1, К = 0 триггер по тактовому импульсу устанавливается в состояние Q = 1; при J = 0, К = 1 триггер по тактовому импульсу устанавливается в состояние Q = 0; при J = К = 0 триггер хранит ранее принятую информацию. Но в отличие от RST-триггера одновременное присутствие логических «1» на информационных входах не является для JK-триггера запрещенной комбинацией; при J = K =1 триггер работает в счетном режиме, то есть переключается каждым тактовым импульсом.
Одна из возможных схем реализации J-K-триггера – M-S схема (см. рисунок 3.5) при использовании трехвходовых элементов И-НЕ Э8, Э9. На рисунке 3.6 показаны способы получения RST-, D-, T-триггеров из универсального J-K-триггера.
10 Двоичные счетчики с последовательным переносом
Счетчики с последовательным переносом
Чаще всего счетчики строятся так, чтобы записываемое в них число было выражено в натуральном двоичном коде. В таком коде «вес» единицы в младшем разряде равен единице, а в каждом последующем разряде вдвое больше, чем в предыдущем.
Суммирующий счетчик
При сложении единиц одноименных разрядов получается число, «вес» которого вдвое больше «веса» единицы в данном разряде, поэтому оно переносится в следующий старший разряд и записывается в нем как единица:
На рисунке 4.1 представлена схема трехразрядного суммирующего счетчика с последовательным переносом.
Вычитающий счетчик
Чтобы выяснить принцип построения вычитающего счетчика, вычтем из двоичного числа единицу:
Если в каждом примере поразрядно сравнить исходное число и результат (111001 и 111000, а также 111000 и 110111), то можно сделать вывод, что младший разряд исходного числа переключается всегда; каждый более старший разряд переключается, если предыдущий переключился из 0 в 1.
Схема вычитающего счетчика на триггерах, переключающихся перепадом 1/0, приведена на рисунке 4.4.
По входам S в разряды счетчика заносится двоичное число, из которого нужно вычесть число, представляемое количеством входных импульсов.
11 Двоичные счетчики с параллельным переносом
Ко всем разрядам информация о состоянии предыдущих разрядов поступает параллельно, также одновременно поступают к ним счетные (входные) импульсы. При этом переключающиеся разряды переходят в новые состояния одновременно. Переключение их в нужной последовательности обеспечивается логическими цепями, которые при поступлении входного импульса одни триггеры удерживают от переключения, а другим разрешают переключиться. Триггеры такого счетчика, кроме счетного, должны иметь информационные входы, на которые поступают разрешения или запреты с логических цепей.
Суммирующий счетчик
Четырехразрядный счетчик на J-K-триггерах показан на рисунке 4.5. На тактовые входы С всех триггеров счетные импульсы поступают одновременно с входа Т. Информационные входы J и К каждого триггера объединены. Триггер переключается каждым счетным импульсом, так как на его входы J и К постоянно подается «1». Остальные триггеры переключаются счетными импульсами при следующих условиях: Т2 – при Q1 = 1; Т3 – при Q1 = 1, Q2 = 1; T4 – при Q1 = l, Q2 = 1, Q3 = 1.
Недостаток – конъюнкторы с большим количеством входов, число которых должно возрастать с увеличением числа разрядов. Количество входов конъюнктора ограничено. Поэтому в многоразрядных счетчиках используют конъюнкторы с небольшим числом входов, которыми составляют многовходовые (рисунок 4.6).
Реверсивный счетчик
Схема реверсивного счетчика с параллельным переносом показана на рисунке 4.7. На объединенные входы J и K каждого счетчика подается конъюнкция сигналов с выходов предыдущих триггеров. Входы J и K каждого триггера через дизъюнктор могут присоединяться к основному выходу предыдущего триггера (через конъюнктор верхнего ряда) или к инверсному выходу (через конъюнктор нижнего ряда).
Чтобы осуществить сложение, на шину сложения с входа D подается «1», которой вводятся в действие конъюнкторы верхнего ряда. При этом на шине вычитания присутствует «0», за счет чего конъюнкторы нижнего ряда выключены. Вычитание осуществляется при D = 0, то есть с подачей «1» на шину вычитания и «0» на шину сложения. Счетные импульсы поступают на вход Т.
Каждый триггер переключается по тактовому входу С при J = K = 1, что имеет место, когда на выходах всех предыдущих триггеров (на прямых – при сложении, на инверсных – при вычитании) будут единицы. Как показано ранее, это является условием правильной работы счетчиков в натуральном двоичном коде.
12 Недвоичные счетчики
Недвоичный счетчик имеет емкость, меньшую 2n, то есть он обнуляется серией импульсов, число которых меньше 2n. Недвоичные счетчики применяются обычно как делители частоты с коэффициентом деления Ксч ≠ 2n. При проектировании недвоичного счетчика вначале определяют количество его разрядов n так, чтобы 2n было большим ближайшим к Ксч, числом. Затем исключают избыточные состояния счетчика, число которых равно 2n – Ксч. Так, для построения делителя частоты с Ксч = 5 нужно взять три триггера: 22<5<23. При этом количество избыточных состояний 8 – 5 = 3.
Счетчик с принудительной установкой разрядов в 1
Один из методов исключения избыточных состояний предусматривает принудительную установку некоторых разрядов счетчика в «1». На рисунке 4.8 приведена схема делителя частоты с Ксч = 5, построенная по такому принципу.
Счетчик с принудительным обнулением
Принцип действия такого счетчика состоит в том, что по достижении определенного состояния, соответствующего выбранному Ксч, он принудительно обнуляется, чем исключаются избыточные состояния. На рисунке 4.9 приведена схема такого счетчика (делителя) с Ксч = 6. Он содержит три триггера, которые могут обеспечивать Ксч = 23 = 8.
После поступления на вход Т шести импульсов на прямых выходах триггеров Т2 и Т3 устанавливаются единицы, благодаря чему единицей с выхода конъюнктора все триггеры будут сброшены в «0». При этом на выходе Т3 первый раз появится перепад 1/0, свидетельствующий о том, что на входе делителя прошло шесть импульсов.
Счетчик с устанавливаемым коэффициентом деления
У такого делителя можно менять коэффициент пересчета, не нарушая установленных связей между триггерами разрядов. Выполняется он на счетчике, имеющем входы предварительной записи (рисунок 4.10).
13 Регистры
Определение и классификация
Регистр – функциональный узел, предназначенный для хранения двоичного числа (слова). Поэтому основу его составляют запоминающие элементы – триггеры. В каждом из них должна храниться цифра разряда числа. Кроме хранения регистр может осуществлять сдвиг принятого слова, преобразование двоичного кода из прямого в обратный (и наоборот), логические сложение и умножение.
В зависимости от способа ввода и вывода разряда числа различают параллельные, последовательные и параллельно-последовательные регистры. В параллельном регистре ввод и вывод слова осуществляется в параллельной форме – одновременно всех разрядов, в последовательном разряды числа вводятся и выводятся последовательно, в параллельно-последовательном регистре ввод числа осуществляется в параллельной форме, а вывод – в последовательной, или наоборот.
Параллельный регистр
На рисунке 5.1 приведена схема параллельного регистра на RS-триггерах при однофазном способе приема числа хn...х2х1. Так как сигналы, поступающие только на входы S, не могут установить соответствующие триггеры в состояния «0» (из-за чего число будет записано с ошибкой), то перед приемом числа все триггеры регистра обнуляются. Для этого на шину «0» подается логический сигнал. Подготовка к приему новой информации составляет первый такт. Во втором такте по сигналу «1» на шине «П» («Прием») двоичное число хn...х2х1 всеми разрядами одновременно (параллельно) через конъюнкторы записывается в разряды регистра.
Выдача числа в прямом коде осуществляется по сигналу «1» на шине Впр, а в обратном – по сигналу «1» на шине Вобр. Ввод и вывод может проводиться однофазным и парафазным способами. При однофазном число представляется в прямом или обратном коде; при парафазном – одновременно в прямом и обратном кодах. Здесь i-й разряд числа в прямом и обратном кодах (хi и xi ) подается на оба входа триггера. Этим исключается необходимость предварительной установки триггера в «0», так как теперь его состояние целиком определяется сигналами на S-и R-входах, т. е. цифрой в разряде кода. Такая запись числа осуществляется в один такт и производится намного быстрее, чем двухтактная.
Параллельный регистр может быть реализован и на других типах триггеров,
имеющих информационные входы. На рисунке 5.2 приведена схема трехразрядного
параллельного регистра на D-триггерах.
Рисунок 5.2 – Параллельный регистр на D-триггерах
В данном случае XYZ – три разряда входного цифрового кода. На тактовые входы всех триггеров одновременно подается логический сигнал С (команда«запомнить»). Во время фронта импульса С срабатывают все триггеры: Q(n+1)1 = X; Q(n+1)2 = Y; Q(n+1)3 = Z; X, У, Z – значения входных переменных (разрядов записываемого в память числа) в момент поступления импульса С. Информация хранится в параллельном регистре в виде параллельного кода и может быть считана с выходов триггеров Q1, Q2, Q3.
Параллельно-последовательный регистр
Параллельно-последовательные регистры используются, в частности, для преобразования параллельной формы кода в последовательную и наоборот. Для решения первой задачи регистр, выполненный по схеме, приведенной на
рисунке 5.3, должен иметь триггеры с асинхронными (нетактируемыми) входами S и R для записи слова в параллельной форме. С подачей импульсов сдвига этот код разряд за разрядом будет появляться на выходе триггера младшего разряда. При решении второй задачи число вводится в регистр последовательно разряд за разрядом, а снимается одновременно с выходов всех триггеров.
Если выходы последнего триггера (рисунок 5.3) соединить с входами первого, то получится кольцевой регистр сдвига. Записанная в его разряды информация под воздействием сдвигающих импульсов будет циркулировать по замкнутому кольцу. Кольцевой регистр иначе называют кольцевым счетчиком. Его коэффициент пересчета равен числу разрядов n: единица, записанная в один из разрядов, периодически появляется в нем после того, как пройдут n сдвигающих импульсов.
Воп.14 Дешифраторы.
Дешифратор – устройство, в котором каждому цифровому коду на входах соответствует активный уровень (логическая «1» или логический «0») на определенном выходе. Дешифратор (декодер) расшифровывает
(дешифрирует) число, записанное в двоичном коде, представляя его логической 1 (логическим 0) на определенном выходе.
Число входов дешифратора Nвх = n, где n – количество разрядов поступающих двоичных чисел, а число выходов дешифратора Mвых равно полному количеству n-разрядных комбинаций (n-разрядных двоичных чисел), Mвых = 2n. Дешифратор, показанный на рисунке 6.1, называется линейным (матричным, одноступенчатым). В нем каждый конъюнктор получает информацию обо всех n разрядах кода, поэтому число его входов равно n (в данном случае трем).
Возбуждается тот выход дешифратора, номер (адрес) которого в двоичном коде установлен на входах (таблица 6.1). Так, выход Y1 возбуждается с появлением на входах кода 001, выход Y2 – с появлением кода 010 и т. д. Поэтому входы дешифратора нередко называют адресными.
На рисунке 6.2 изображена схема пирамидального дешифратора; предполагается, что входные переменные Х3, Х2, Х1 поступают на него в прямой и инверсной формах, благодаря чему схема дешифратора не содержат инверторов. В
рассматриваемом дешифраторе конъюнкции входных переменных образуются постепенно. Вначале создаются всевозможные конъюнкция двух переменных Х1, Х2, затем конъюнкция каждого из этих произведений и третьей переменной Х3, взятой в прямой и инверсной формах, и т.д. Из принципа построения пирамидального дешифратора следует, что в нем используются двухвходовые конъюнкторы. Количество их на входе дешифратора равно четырем, следующее «сечение» имеет восемь конъюнкторов, а число их на выходе дешифратора такое же, как в схеме матричного дешифратора, т. е. в общем случае равно 2n. Каждый из выходов устройства, предшествующего дешифратору, нагружен только двумя его конъюнкторами.
Условное изображение дешифратора приведено на рисунке 6.3, а. В данном случае он имеет четыре адресных входа (на которые поступают разряды входного кода с весами 8, 4, 2, 1), шестнадцать выходов и вход разрешения V, логическая единица на котором блокирует дешифратор: вне зависимости от входного кода на всех его выходах устанавливаются логические нули.
Некоторые типы дешифраторов имеют инверсные выходы (рисунок 6.3, б) на возбужденном (активированном) выходе присутствует логический 0, в то время как на всех других – логические 1. Такие дешифраторы удобно использовать, когда активным сигналом для выбора устройства с выхода дешифратора является логический 0.
Воп 15. Шифраторы.
Шифратор – устройство, на выходах которого устанавливается код, соответствующий десятичному номеру входа, на котором появился активный логический уровень. При построении шифратора для получения натурального двоичного кода учитывают, что единицу в младшем разряде такого кода имеют нечетные десятичные цифры 1, 3, 5, 7, ..., т. е. на выходе младшего разряда должна быть 1,
если она есть на входе № 1 или на входе № 3 и т. д. Поэтому входы под указанными номерами через элемент ИЛИ соединяются с выходом младшего разряда.
Единицу во втором разряде двоичного кода имеют десятичные цифры 2, 3, 6, 7...; входы с этими номерами через элемент ИЛИ должны подключаться к выходу шифратора, на котором устанавливается второй разряд кода. Аналогично, входы 4, 5, 6, 7, ... через элемент ИЛИ должны быть соединены с выходом, на котором устанавливается третий разряд, так как их коды имеют в этом разряде единицу, и т.д.
Схема шифратора, построенная в соответствии с изложенным принципом, показана на рисунке 6.5. Условное изображение шифратора представлено на рисунке 6.6. Шифраторы применяются в преобразователях кодов. При этом вначале дешифрируется каждая комбинация исходного кода, в результате чего на соответствующем выходе дешифратора появляется логическая 1. Затем этот
логический сигнал, значение которого определено номером выхода дешифратора, подается на шифратор, и на его выходах устанавливается преобразованный код
Воп.16 Коммутаторы
Устройство, осуществляющее переключение цепей, называется коммутатором.
Коммутаторы «с n входов на один выход».
Коммутатор дает возможность подключать канал Y к разным источникам информации (Dl, D2, D3) (рисунок 6.7). Выбор присоединяемого источника (входа коммутатора) осуществляется сигналом на адресном входе. Информация будет поступать из того канала D, на элемент «И» которого подается разрешение в виде логической 1 с
одного из адресных входов A1, A2, A3. Рассмотренный коммутатор выполнен на одной микросхеме, содержащей в корпусе три элемента «И», выходы которых соединены с входами элемента «ИЛИ».
Коммутатор, в котором выбор входа по его номеру (адресу) осуществляется двоичным кодом, называется мультиплексором. На рисунке 6.8 приведена схема мультиплексора. Так же, как схема на рисунке 6.7, она содержит конъюнкторы, к которым подходят информационные линии D и дизъюнктор, каждый вход D которого подключается к выходу Y через соответствующий конъюнктор. В данном случае коммутация осуществляется при наличии на конъюнкторе трех разрешающих логических единиц (с трех адресных входов) А1, А2, A3. Таким образом, основу мультиплексора составляет дешифратор, у которого дополнительным входом каждого конъюнктора является информационный вход.
Коммутаторы «с одного входа на n выходов».
На рисунке 6.9 изображена схема коммутатора, позволяющего подключить источник цифровой информации D к разным каналам Y1, Y2, Y3. Выбор выходного канала осуществляется логической единицей с одного из адресных входов А1–А3, активизирующей соответствующий конъюнктор. Коммутатор выполнен на одной микросхеме, содержащей в корпусе несколько элементов «И».
Демультиплексор – коммутатор, выбор выхода которого осуществляется двоичным кодом на адресных входах. В качестве демультиплексора может быть использован дешифратор, на один из входов разрешения которого (V=D) будет подаваться 1 или 0 (рисунок 6.10).
Воп. 17 Мультивибратор на транзисторах с коллекторно-базовой связью
Это основная схема автоколебательного мультивибратора (рисунок 7.1). Действие мультивибратора основано на следующих положениях. Прямоугольные импульсы формируются на коллекторе транзистора: плоская вершина – когда транзистор заперт и его коллектор имеет относительно высокий (по абсолютному значению) потенциал; пауза между импульсами – когда транзистор насыщен и потенциал его коллектора мал. Длительности указанных состояний транзистора определяются напряжениями на конденсаторах схемы, которые имеют возможность периодически заряжаться и разряжаться. Крутые фронты импульса обеспечиваются лавинообразным переходом
транзистора из одного состояния в другое за счет положительной обратной связи и усилительных свойств транзисторов в схеме; их совместное действие приводит к тому, что каждое последующее приращение потенциала на электроде транзистора совпадает по знаку с предыдущим приращением и превышает его по значению.
Диаграммы напряжений показаны на рисунке 7.2.
Режим работы двух транзисторных ключей осуществляется таким образом, что в течение периода Т транзистор VТ1 находится часть периода в закрытом состоянии, а часть – в открытом, а транзистор VТ2 – наоборот. Переключение ключей почти мгновенно, причем в цепи мультивибратора имеет место переходной процесс.
Воп. 18 Мультивибратор на интегральном таймере
Таймер – ИМС, которая совмещает аналоговые и цифровые функции.
Назначение – формирование импульсов разной частоты и периодичности. ИМС таймер КР1006ВИ1 (NE555, SE555). Внутренняя структура таймера 1006ВИ1 приведена на рисунке 7.3.
В состав таймера входит пять узлов: два компаратора напряжения DA1 и DA2, асинхронный RS-триггер DD1, транзисторный ключ VT1 с открытым коллектором и двухтактный выходной усилитель на транзисторах VT2 и VT3.
Схема мультивибратора на таймере и временные диаграммы ее работы приведены на рисунке 7.4.
В момент подачи напряжения питания на входе таймера будет напряжение низкого уровня, на выходе – высокого. Конденсатор С1 начинает заряжаться. Как только напряжение на конденсаторе достигнет значения 2/3Uп, сработает компаратор DA1. Он переключит внутренний триггер, и уровень выходного напряжения сменится на низкий. Конденсатор С1 начнет разряжаться. Когда напряжение на входе микросхемы снизится до 1/3Uп, компаратор DA2 вызовет обратное переключение триггера и начнется новый цикл работы. В установившемся режиме генерации напряжение на конденсаторе колеблется в пределах от 1/3Uп до 2/3Uп. Таймер КР1006ВИ1 устойчиво генерирует частоты до 1 МГц.
Воп. 19 Мультивибратор на логических элементах с одним конденсатором
Выходным каскадом цифровой интегральной схемы И-НЕ, а также ИЛИ-НЕ является усилитель (инвертор). Это дает возможность построить на таких элементах мультивибратор, аналогичный мультивибратору на транзисторах. За счет положительной обратной связи в схеме развивается лавинообразный процесс, благодаря чему переход выходного напряжения с одного уровня на другой происходит с большой скоростью.
Рассмотрим схему МВ на логических элементах КМОП с одним конденсатором (рисунок 7.5).
Принцип работы схемы следующий. После включения питания уровень напряжения на выходе и в точке А одинаков (так С1 разряжен) и противоположен уровню напряжения в точке Б. Если, например, в исходный момент времени в точке
Б действует высокое напряжение, то через резистор R1 потечет ток, заряжающий конденсатор С1. Напряжение на входе инвертора DD1.1 по мере зарядки конденсатора будет возрастать, приближаясь к пороговому. Когда это произойдет, элемент DD1.1 переключится, напряжение в точке Б упадет до низкого уровня, а на выходе напряжение скачком возрастет. Скачок напряжения будет передан ан вход DD1.1. Напряжение, приложенное к конденсатору, изменит полярность, и начнется перезарядка конденсатора. В связи с этим напряжение в точке А начнет убывать. Когда оно достигнет порогового значения, произойдет новое переключение элементов, после которого рассмотренные процессы повторятся.
Воп.20 Мультивибратор на логических элементах с двумя конденсаторами
Данную схему рассмотрим, предполагая ее исполнение на микросхемах ТТЛ.
Схема МВ приведена на рисунке 7.6.
Входы каждого из элементов Э1 и Э2 соединены – элементы использованы как усилители-инверторы. Выход одного элемента связан со входом другого цепью С1-R2 (C2-R1), за счет чего (так же, как и в схеме транзисторного мультивибратора) создается положительная обратная связь.
Диоды VD1, VD2 являются защитными, напряжение на них Uдотп не может быть ниже ≈ – 0,7 В. В отсутствие VD1, VD2 на входы элементов через конденсаторы будут передаваться значительные отрицательные перепады напряжений, что выведет микросхемы из строя. Если защитные диоды имеются внутри самих микросхем, то необходимость установки их снаружи отпадает. Изменения потенциалов на выходах элементов обусловлены перезарядкой конденсаторов C1, C2.
Рассмотрим процессы в описываемой схеме, начиная с момента, когда на выходе Э1 потенциал скачком увеличился на Δu1 а ни выходе Э2 – скачком уменьшился (рисунок 7.7). Вслед за этим под действием высокого уровня uвых1 конденсатор С1 начинает заряжаться через выходное сопротивление элемента Э1 и резистор R2. Напряжение на резисторе R2 от тока зарядки С1 имеет положительную полярность
на входе Э2 и поддерживает этот элемент в открытом состоянии (uвых2 = U0). В это время конденсатор С2 быстро разряжается через малое выходное сопротивление открытого элемента Э2 и диод VD1, напряжение на входе элемента Э1 (на отпертом диоде) мало, и он удерживается запертым (uвых1 ≈ U1).
20 Ждущий мультивибратор на транзисторах с эмиттерно-базовой связью
Схема одновибратора на транзисторах с эмиттерной связью показана на рисунке 7.8. Временные диаграммы, поясняющие работу схемы, представлены на рисунке 7.9.
Релаксационные свойства обусловлены процессами перезаряда емкости. Параметры схемы выбирают так, что в устойчивом состоянии транзистор VT1 заперт, VT2 – открыт. При этом: Uэ = Iк2·Rэ. Резистор Rэ находится в цепи отрицательной обратной связи VT1, напряжение Uэ является запирающим для VT1. В устойчивом состоянии конденсатор заряжен до напряжения Uс по цепи: «+» источника питания – Rэ – Э-Б VT2 – Rк1 – «-» источника питания.
Для получения прямоугольного импульса на выходе схемы на базу VT1 надо подать короткий импульс отпирающей полярности, амплитуда которого больше запирающего напряжения смещения. При подаче запускающего импульса Uзап VT1 отпирается, напряжение Uс оказывается приложенным запирающей полярностью к транзистору VT2. VT2 запирается, ток Iк2 падает, уменьшается запирающее напряжение на базе VT1. Начинается регенеративный процесс, в результате которого VT1 входит в насыщение, VT2 запирается. Конденсатор разряжается по цепи: «+» Uc – Rб – Ек – Rэ – Э-К VT1 – «-»Uс.
Постоянная времени разряда:
Rб >> Rэ (Rб+Rэ) ≈ Rб.
Как только напряжение на конденсаторе Uс достигнет 0, VT2 отпирается, запирается VT1. Схема приходит в исходное состояние.
Длительность импульса определяется из выражения: tи = ·ln[1+ (Rк2·(Rк1+Rэ) / Rк1·(Rк2+Rэ))].
Одновибратор готов к следующему циклу только после полного восстановления заряда на конденсаторе. Время восстановления:
tв ≈ 4·C·(Rк1+Rэ), tв/tи = 0,4 – 0,5.
Воп. 21 Ждущий мультивибратор на интегральном таймере
Схема одновибратора на интегральном таймере 1006ВИ1 и диаграммы работы
схемы показаны на рисунке 7.10. Схема работает следующим образом.
Элементы R1, С1 составляют времязадающую цепь. На входе (вывод 2) таймера в исходном положении присутствует напряжение высокого уровня, на выходе от Uвых=0. Транзистор VT1 таймера при этом открыт и шунтирует конденсатор С1. Одновибратор запускают отрицательным перепадом напряжения.
Как только входной сигнал станет , срабатывает компаратор DA2 и вызывает переключение триггера. На выходе устройства возникает высокий уровень, транзистор VT1 закрывается, обеспечивая возможность заряда конденсатора C1 через резистор R1. Выходной импульс длится до тех пор, пока напряжение на конденсаторе С1 не достигнет напряжения на выводе 5. В этот момент сработает компаратор DA1, который возвратит триггер в исходное состояние. Транзистор VT1 откроется, и конденсатор С1 быстро разрядится. Время формирования выходного импульса равно, таким образом, интервалу между срабатыванием обоих компараторов.
Длительность выходного импульса:
tи = R1·C1·ln3 ≈ 1,1·R1·C1.
Напряжение питания не влияет на длительность формируемого импульса. Объясняется это тем, что при изменении питающего напряжения пропорционально меняется и порог срабатывания компаратора.
Пусковой импульс должен быть короче выходного. Новый запускающий импульс, пришедший во время формирования выходного, не изменяет состояния одновибратора.
Воп.22 Ждущий мультивибратор на логических элементах
Схема ждущего мультивибратора на логических элементах приведена на рисунке 7.11. Временные диаграммы показаны на рисунке 7.12. В исходном состоянии напряжение uвх2 = iвх2·R незначительно и поэтому uвых2 = U1 (элемент Э2 закрыт). Кроме того, uзап = 0, поэтому на обоих входах Э1 – логические «1», так что uвых1 = U0 (элемент Э1 открыт). При этом конденсатор С разряжен.
Положительный запускающий импульс обеспечивает на верхнем входе элемента Э1 логический «0», благодаря чему напряжение на выходе Э1 возрастает скачком (рисунок 7.12). Через конденсатор С положительный перепад Δu1 передается на вход элемента Э2, и он устанавливается в состояние логического «0» (uвых2 = U0). Теперь на втором входе элемента Э1 логический «0», поэтому высокий потенциал на выходе Э1сохраняется после окончания запускающего импульса.
После описанного переключения элементов начинается заряд конденсатора С под действием напряжения на выходе Э1, в результате чего uвх2 уменьшается. Когда благодаря этому рабочая точка элемента Э2 выходит на активный участок передаточной характеристики, вслед за уменьшением uвх2 начинают увеличиваться напряжения uвых2 и uвх1. За счет последнего рабочая точка элемента Э1 тоже выходит на активный участок передаточной характеристики – в схеме замыкается цепь положительной обратной связи, благодаря чему переключение элементов происходит лавинообразно: Э1 открывается (uвых1 = U0), а Э2 закрывается (uвых2 = Ul).
После этого конденсатор С разряжается через малое выходное сопротивление открытого элемента Э1 и диод VD, и в схеме восстанавливается исходный режим. С приходом следующего запускающего импульса описанные процессы повторяются. Заметим, что на выходе Э2, к которому не подключен конденсатор, импульс имеет лучшую форму, чем на выходе Э1.
Длительность сформированного импульса можно определить по формуле: