Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Одесский национальный политехнический университет
Институт компьютерных систем
Кафедра «Компьютерные интеллектуальные системы и сети»
Контрольная работа № 2
по дисциплине
«Компьютерная электроника»
Выполнила студентка
Группы ЗАМ-111
Друмова Татьяна
Проверил
Олещук О.В.
Одесса 2013
Задача 1. Триггеры. Классификация. Структура асинхронного и синхронного тригера на элементах И-НЕ, ИЛИ-НЕ. Таблицы переходов RS, JK, D и Т триггера.
Асинхронные RS-триггеры имеют два информационных входа: вход S для установки 1, вход R для установки 0 и два выхода: прямой и инверсный .
Состояние триггера характеризуется сигналом на прямом выходе и определяется комбинацией входных сигналов. Например, для установки триггера в состояние 1, т. е. для записи в него 1, необходимо на его входы подать такую комбинацию сигналов, при которой на прямом выходе сигнал будет иметь уровень логической 1, т. е. = 1, = 0.
Асинхронный RS-триггер обычно строится на двух логических элементах И–НЕ либо ИЛИ–НЕ, охваченных перекрестными обратными связями (рис. 1). На временных диаграммах отражена задержка срабатывания триггера, величина которой зависит от быстродействия логических элементов
Рис 1 Асинхронный триггер
Таблица 1. Таблица функционирования RS-триггера
|
Sn |
Rn |
Qn |
Qn+1 |
Режим |
|
0 |
0 |
0 |
0 |
Хранение |
|
0 |
0 |
1 |
1 |
|
|
1 |
0 |
0 |
1 |
Установка 1 |
|
1 |
0 |
1 |
1 |
|
|
0 |
1 |
0 |
0 |
Установка 0 |
|
0 |
1 |
1 |
0 |
|
|
1 |
1 |
0 |
- |
Запрещено |
|
1 |
1 |
1 |
- |
Если обозначить состояние триггера в момент изменения входных сигналов индексом n, а после переключения – индексом n-1 то закон функционирования триггера может быть описан табл. 1.
Синхронный одноступенчатый RS-триггер отличается от асинхронного наличием С-входа для синхронизирующих (тактовых) импульсов. Синхронный триггер состоит из асинхронного RS-триггера и двух логических элементов на его входе. Рассмотрим работу триггера, построенного на элементах И–НЕ (рис.2, a).
При С = 0 входные логические элементы 1 и 2 блокированы: их состояния не зависят от сигналов на S- и R-входах и соответствуют логической 1, т. е. q1 = q2 = 1. Для асинхронного RS-триггера на элементах И–НЕ такая комбинация входных сигналов является нейтральной, поэтому триггер находится в режиме хранения записанной информации.
При С = 1 входные логические элементы открыты для восприятия информационных сигналов и передачи их на входы асинхронного RS-триггера. Таким образом, синхронный триггер при наличии разрешающего сигнала на S-входе работает по правилам для асинхронного триггера.
Временные процессы в триггере при его переключении из нулевого состояния в единичное иллюстрируются диаграммами на рис. 4.13, в, на которых обозначено: t1, t2, t3, t4 – задержки переключения соответствующих логических элементов; t' с, t" с – длительности тактовых импульсов и пауз между ними.
Из диаграмм следует, что минимальный период повторения тактовых импульсов равен 4tзд.р,ср, а наибольшая частота F = 1/4tзд.р,ср.
Синхронные RS-триггеры строятся и на логических элементах ИЛИ–НЕ (рис. 2), И–ИЛИ–НЕ и их сочетаниях.
Синхронный двухступенчатый RS-триггер состоит из двух синхронных одноступенчатых RS-триггеров (рис. 3), управляемых разными фазами тактового сигнала.
Рис 2
D-тpиггep имеет один информационный вход (D-вход) и вход для синхронизирующего импульса (рис.3). Основное назначение D-триггера – задержка сигнала, поданного на вход. Как и RS-триггер, он может быть построен на различных логических элементах. Видно, что при С = 0 изменение входного сигнала не сказывается на состоянии триггера, и только при С = 1 триггер принимает состояние, определяемое входным сигналом.
Разновидностью D-триггера является DV-триггер, который дополнительно к D-входу имеет управляющий V-вход (на рис. 3, а показан пунктирной линией). При V = 1 триггер работает аналогично D-триггеру, а при V = 0 сохраняет исходное состояние независимо от изменения сигнала на D-входе и С-входе.
Широкое применение в практике построения цифровых устройств находят D-триггеры с динамическим управлением (155TM2 564ТМ2). Они реагируют на информационные сигналы только в момент изменения сигнала на С-входе от 0 к 1 (прямой динамический вход) или от 1 к 0 (инверсный динамический вход).
Рис 3 D-триггер
Таблица переходов D-триггера
|
C |
D |
Q(t) |
Q(t+1) |
Пояснения |
|
0 |
* |
0 |
0 |
Режим хранения информации |
|
0 |
* |
1 |
1 |
|
|
1 |
0 |
* |
0 |
Режим записи информации |
|
1 |
1 |
* |
1 |
Т-триггер (триггер со с четным входом Т) – это триггер с одним входом, изменяющий свое состояние с приходом каждого входного импульса.
При реализации Т-триггера на потенциальных логических элементах в основу может быть положен двухступенчатый RS-триггер, поскольку он обеспечивает требуемую для работы Т-триггера задержку в передаче информации от входов к выходам; С-вход выполняет роль Т-входа, а S- и R-входы необходимо соединить перекрестными обратными связями с выходами триггера (рис. 4).
Рис 4 Т-триггер
Таблица переходов Т -триггера
|
T |
Q(t) |
Q(t+1) |
|
0 |
0 |
0 |
|
0 |
1 |
1 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
JK-триггер имеет два информационных входа: J и К, а также вход для тактовых импульсов С. Правило работы JК-триггера определяется исходя из табл. 2.2.
JК-триггер отличается от синхронного RS-триггера тем, что, во-первых, не имеет запрещенных входных комбинаций и, во-вторых, при комбинации J = K = 1 изменяет свое состояние на противоположное, т. е. работает в режиме Т-триггера. Поскольку JК-триггер обладает свойствами RS- и Т-триггеров, он может быть реализован на основе синхронного двухступенчатого RS-триггера, с входной логикой (рис.5). Одна пара S- и R-входов используется для обратных связей, как в т-триггере. S- и R-входы другой пары служат для приема информации и получают обозначение J и К.
Рис 5 JK триггер
Задача 2. Триггеры с динамическим управлением. Структура и временные диаграммы триггера с динамическим управлением:
0 1 2 3 4 5 6 7
Т RS JK D T RS JK D
Рис.6. RS триггер с динамическим управлением
Задача 3. Синтезировать двухступенчатый (MS- триггер) : а). На элементах И-НЕ;
б). С использованием MS триггера ТВ-1.
Таблица переходов приведена в таблице
|
Х1 |
Х2 |
Q (t+1) |
|||||||
Вариант |
|||||||||
|
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
||
|
0 0 1 1 |
0 1 0 1 |
0 1 Q(t) Q(t) |
Q(t) 0 1 Q(t) |
Q(t) Q(t) 0 1 |
1 Q(t) Q(t) 0 |
1 0 Q(t) Q(t) |
Q(t) Q(t) 1 0 |
Q(t) 1 0 Q(t) |
0 Q(t) Q(t) 1 |
|
x1 |
x2 |
Q |
У |
К |
Q |
У |
К |
Q |
Q |
|||
|
0 |
0 |
Q (+) |
0 |
0 |
Q |
0 |
0 |
0 |
0 |
0 |
||
|
0 |
1 |
Q (+) |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
||
|
1 |
0 |
0 |
1 |
0 |
1 |
2 |
0 |
1 |
0 |
0 |
||
|
1 |
1 |
1 |
1 |
1 |
Q |
3 |
0 |
1 |
1 |
0 |
||
|
4 |
1 |
0 |
0 |
1 |
||||||||
|
5 |
1 |
0 |
1 |
1 |
||||||||
|
6 |
1 |
1 |
0 |
1 |
||||||||
|
7 |
1 |
1 |
1 |
0 |
||||||||
|
x1 |
x2 |
Q |
Q++ |
У |
К |
|||||||
|
0 |
0 |
0 |
0 |
0 |
0 |
~ |
||||||
|
1 |
0 |
0 |
1 |
1 |
~ |
0 |
||||||
|
2 |
0 |
1 |
0 |
1 |
1 |
~ |
||||||
|
3 |
0 |
1 |
1 |
0 |
~ |
1 |
||||||
|
4 |
1 |
0 |
0 |
0 |
0 |
~ |
||||||
|
5 |
1 |
0 |
1 |
0 |
~ |
1 |
||||||
|
6 |
1 |
1 |
0 |
1 |
1 |
~ |
||||||
|
7 |
1 |
1 |
1 |
1 |
~ |
0 |
|
Q+ |
00 |
01 |
11 |
10 |
|
0 |
|
1 |
1 |
|
|
1 |
~ |
~ |
~ |
~ |
|
Q+ |
00 |
01 |
11 |
10 |
|
0 |
~ |
~ |
~ |
~ |
|
1 |
|
1 |
|
1 |
y = х2 k = x1x2 + x1x2 = x1x2x1x2
DD1 – 155 ЛН1
DD2 – 155 ЛА3
DD3 – 155 ТВ1
Задача 4. Счетчики. Основные характеристики. Двоичные счетчики с последовательным переносом, параллельным переносом (принцип построения и структура).
Функциональная схема четырехзначного счетчика с последовательным переносом приведена на рис. 7. Данный счетчик обладает коэффициентом пересчета Kсч = 24 = 16, т.е. при поступлении на его вход шестнадцати импульсов на выходе появляется лишь один импульс.
Временные диаграммы, поясняющие процесс счета, приведены на рис. 2.2.
Рисунок 7 - Схема суммирующего счетчика с последовательным переносом
Рисунок 8 - Временные диаграммы счетчика импульсов
Правило работы счетчика можно задать таблицей 1.
Поскольку схема счетчика с последовательным переносом, каждый триггер вырабатывает сигнал переноса для следующего триггера. Из таблицы видно, что i-й триггер переключается тогда, когда (i-1) триггер переходит из состояния 1 в состояние 0. Поэтому в схеме (рис.7) инверсный выход (i-1) триггера необходимо соединить с Т-входом i-го триггера.
Сброс счетчика в нуль производится подачей импульса на установочные входы R всех триггеров.
Длительность импульсов “Уст. 0” должна быть больше длительности переходного процесса, связанного с установкой триггеров в нулевое состояние. В противном случае сигналы на выходах опрокидываемых триггеров могут перевести последующие триггеры в единичное состояние.
Время формирования кода на выходных шинах определяется в основном задержкой распространения сигнала переноса, которая здесь в предельном случае равна
tсч = n tуст,
где n - количество разрядов, tуст - время переключения триггера.
Начальное состояние счетчика не обязательно должно быть нулевым. Оно может соответствовать любому коду. Для установки начального состояния, отличного от нулевого, шину установки начального состояния соединяют с нулевым или единичным входом каждого триггера, если код исходного состояния в процессе функционирования остается неизменным, либо этот код подают по разрядным входным шинам.
|
Число входных импульсов |
Состояние триггера |
|||
|
Т4 |
Т3 |
Т2 |
Т1 |
|
|
0 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
|
2 |
0 |
0 |
1 |
0 |
|
3 |
0 |
0 |
1 |
1 |
|
4 |
0 |
1 |
0 |
0 |
|
5 |
0 |
1 |
0 |
1 |
|
6 |
0 |
1 |
1 |
0 |
|
7 |
0 |
1 |
1 |
1 |
|
8 |
1 |
0 |
0 |
0 |
|
9 |
1 |
0 |
0 |
1 |
|
10 |
1 |
0 |
1 |
0 |
|
11 |
1 |
0 |
1 |
1 |
|
12 |
1 |
1 |
0 |
0 |
|
13 |
1 |
1 |
0 |
1 |
|
14 |
1 |
1 |
1 |
0 |
|
15 |
1 |
1 |
1 |
1 |
|
16 |
0 |
0 |
0 |
0 |
Один из широко применяемых способов ускорения переноса в счетчиках основан на введении логических элементов, с помощью которых достигается возможность одновременного (параллельного) формирования сигналов переноса для всех разрядов. Для реализации этого способа применяют ТV-триггеры. На Т-входы всех триггеров одновременно подаются счетные импульсы, а на V-вход каждого триггера поступает сигнал переноса, формируемый логической схемой в виде уровня 1. Триггеры, на V-входе которых имеется сигнал переноса, одновременно опрокидываются с приходом очередного счетного импульса, и таким образом устанавливается новое состояние счетчика. Для определения вида цепи переноса в счетчике обратимся к уже рассмотренной табл. 2.4. Из нее следует, что первый разряд, как и в счетчике с последовательным переносом, должен быть построен на Т-триггере. Если применяется ТV-триггер, то на его V-вход следует подать 1 или соединить его с Т-входом.
Второй триггер опрокидывается счетным импульсом при наличии 1 на выходе первого триггера, а третий триггер опрокидывается при наличии 1 на выходах двух предыдущих триггеров. Обобщая эту закономерность на случай N-разрядного счетчика, получим, что каждый последующий триггер должен опрокинуться под воздействием счетного импульса при наличии 1 на выходах всех предыдущих триггеров. Следовательно, для формирования сигнала переносов каждый разряд счетчика необходимо включить элемент И и соединить его входы с прямыми выходами всех предыдущих разрядов, а выход с V-входом триггера данного разряда. Пример суммирующего счетчика с параллельным переносом на ТV-триггерах приведен на рис. 9. Быстродействие этого счетчика выше, чем счетчика с последовательным переносом, поскольку оно равно быстродействию одного разряда.
Рис. 9. Счетчик с параллельным переносом
Это является важным достоинством счетчиков с параллельным переносом, обеспечившим им широкое применение. Недостаток необходимости включения в схему логических элементов с разным, причем нарастающим от разряда к разряду, числом входов. Это нарушает регулярность структуры счетчика и ограничивает возможность наращивания его схемы. Частично этот недостаток можно устранить при использовании триггеров с входной логикой.
Задача 5,6. Синхронные и асинхронные счетчики. Синтезировать один разряд двоично-десятичного счетчика:
а) синхронного, б) асинхронного.
Вес разрядов (код), режим работы, тип используемого триггера указаны в таблице
|
№ вар. |
Синхронный счетчик |
Асинхр. сч. Ксч. |
|||||||||||||||
|
Код |
Режим |
||||||||||||||||
|
0 1 2 3 4 5 6 7 |
8421 5211 3321 2421 8421 5211 3321 2421 |
Сложение Сложение Сложение Сложение Вычитание Вычитание Вычитание Вычитание |
D D JK JK JK JK D D |
7 9 10 11 12 13 14 15 |
|||||||||||||
|
|
3 |
3 |
2 |
1 |
9 |
У |
К |
Q |
Q+ |
0 |
0 |
0 |
0 |
0 |
· |
||
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
· |
|||
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
2 |
0 |
0 |
1 |
0 |
· |
|||
|
2 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
3 |
0 |
0 |
1 |
1 |
˅ |
|||
|
3 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
4 |
0 |
1 |
0 |
0 |
· |
|||
|
4 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
5 |
0 |
1 |
0 |
1 |
· |
|||
|
5 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
6 |
0 |
1 |
1 |
0 |
· |
|||
|
6 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
7 |
0 |
1 |
1 |
1 |
˅ |
|||
|
7 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
8 |
1 |
0 |
0 |
0 |
˅ |
|||
|
8 |
1 |
1 |
1 |
0 |
9 |
1 |
0 |
0 |
1 |
˅ |
|||||||
|
9 |
1 |
1 |
1 |
1 |
Q |
Q+ |
У |
Л |
10 |
1 |
0 |
1 |
0 |
˅ |
|||
|
10 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
~ |
11 |
1 |
0 |
1 |
1 |
˅ |
|||
|
11 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
~ |
12 |
1 |
1 |
0 |
0 |
· |
|||
|
12 |
1 |
0 |
0 |
0 |
1 |
0 |
~ |
1 |
13 |
1 |
1 |
0 |
1 |
· |
|||
|
13 |
1 |
0 |
0 |
1 |
1 |
1 |
~ |
0 |
14 |
1 |
1 |
1 |
0 |
· |
|||
|
14 |
1 |
0 |
1 |
0 |
15 |
1 |
1 |
1 |
1 |
· |
|||||||
|
15 |
1 |
0 |
1 |
1 |
|
Q4 |
Q3 |
Q2 |
Q1 |
Q4 |
Q3 |
Q2 |
Q1 |
Уи |
Ки |
У3 |
К3 |
У2 |
К2 |
У1 |
К1 |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
~ |
0 |
~ |
0 |
~ |
1 |
~ |
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
~ |
0 |
~ |
1 |
~ |
~ |
1 |
|
2 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
~ |
1 |
~ |
~ |
1 |
0 |
~ |
|
3 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
~ |
~ |
0 |
0 |
~ |
1 |
~ |
|
4 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
~ |
~ |
0 |
1 |
~ |
~ |
1 |
|
5 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
~ |
~ |
0 |
~ |
1 |
0 |
~ |
|
6 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
~ |
0 |
~ |
0 |
0 |
~ |
1 |
~ |
|
7 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
~ |
0 |
~ |
0 |
1 |
~ |
~ |
1 |
|
8 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
~ |
0 |
~ |
0 |
~ |
0 |
1 |
~ |
|
9 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
~ |
1 |
~ |
1 |
~ |
1 |
~ |
1 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
~ |
0 |
~ |
0 |
~ |
1 |
~ |
|
Уи |
Ки |
У3 |
К3 |
|||||||||||||||||||
|
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
|||||||
|
00 |
0 |
0 |
~ |
~ |
00 |
~ |
~ |
00 |
~ |
~ |
~ |
00 |
~ |
~ |
||||||||
|
01 |
0 |
0 |
~ |
~ |
01 |
~ |
~ |
01 |
1 |
~ |
~ |
~ |
01 |
~ |
~ |
|||||||
|
11 |
~ |
~ |
~ |
~ |
11 |
~ |
~ |
1 |
~ |
11 |
~ |
~ |
~ |
~ |
11 |
~ |
~ |
1 |
~ |
|||
|
10 |
0 |
1 |
~ |
~ |
10 |
~ |
~ |
10 |
~ |
~ |
~ |
10 |
~ |
~ |
||||||||
|
Уи = Q3Q2 |
Kи = Q2Q1 |
У3 = Q1 |
K3 = Q2Q1 |
|
У2 |
К2 |
У1 |
||||||||||||||||||||
|
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
|||||||
|
00 |
~ |
00 |
~ |
~ |
~ |
~ |
00 |
1 |
1 |
1 |
~ |
00 |
~ |
~ |
~ |
~ |
||||||
|
01 |
1 |
1 |
1 |
~ |
01 |
~ |
~ |
~ |
~ |
01 |
~ |
~ |
~ |
~ |
01 |
1 |
1 |
1 |
~ |
|||
|
11 |
~ |
~ |
~ |
~ |
11 |
~ |
~ |
1 |
~ |
11 |
~ |
~ |
~ |
~ |
11 |
~ |
~ |
1 |
~ |
|||
|
10 |
~ |
~ |
~ |
~ |
10 |
1 |
1 |
~ |
10 |
1 |
~ |
10 |
~ |
~ |
~ |
~ |
||||||
|
У2 = Q1 |
K2 = Q4 + Q1 |
У1 = Q2 + Q4 |
K1 = "1" |
Задача 7. ПЗУ. Структура, характеристики. Наращивание ПЗУ.
ПЗУ предназначено для хранения постоянной программной и справочной информации. Данные в ПЗУ заносятся при изготовлении. Информацию, хранящуюся в ПЗУ, можно только считывать, но не изменять.
В ПЗУ находятся:
программа управления работой процессора;
программа запуска и останова компьютера;
программы тестирования устройств, проверяющие при каждом включении компьютера
правильность работы его блоков;
программы управления дисплеем, клавиатурой, принтером, внешней памятью;
информация о том, где на диске находится операционная система.
ПЗУ является энергонезависимой памятью, при отключении питания информация в нем сохраняется.
ПЗУ обычно строятся как адресные ЗУ. Функционирование ПЗУ можно рассматривать как выполнение однозначного преобразования k-разрядного кода адреса ячейки в n-разрядный код хранящегося в ней слова, т.е. ПЗЗУ можно считать преобразователем кодов (комбинационной схемой) с k-входами и n-выходами. ЗМ образуется системой перпендикулярных шин, в пересечении которых устанавливаются ЗЭ, которые связывают (состояние «1») между собой соответствующие горизонтальные и, вертикальные шины. Дешифратор Дш по коду адреса в РгА выбирает одну из горизонтальных шин, в которую подается сигнал выборки. Выходной сигнал (сигнал «1») появляется на тех вертикальных разрядных шинах, которые имеют связь с возбужденной адресной шиной.
Рис.10. Структура ПЗУ
Отличие между ПЗУ и ПЛМ заключается в построении первой ступени – дешифратора. В первой ступени ПЗУ строится столько схем И, сколько может быть входных комбинаций, т.е. 2n, в ПЛМ количество схем И ограничено независимо от разрядности входного кода. В ПЗУ каждая комбинация значима, в то время как в ПЛМ некоторые комбинации могут быть несущественными.
В зависимости от типа ЗЭ (связывающих элементов) различают резисторные, емкостные, индуктивные (трансформаторные, на магнитных пленках) и полупроводниковые (интегральные) ПЗУ. До последнего времени в ЭВМ использовались трансформаторные ПЗУ, сейчас наиболее распространенным типом ПЗУ становятся полупроводниковые интегральные ПЗУ.
Полупроводниковые ПЗУ. По типу ЗЭ, устанавливающих или разрывающих связь (контакт) между горизонтальными и вертикальными шинами, различают биполярные и МОП-схемы ПЗУ. Биполярные ПЗУ имеет высокое быстродействие (время выборки 30-50 нс), на малую емкость (256 бит, 1К на один кристалл). ПЗУ на МОП-схемах имеют большую емкость (от 2 К до 16 К на один кристалл), но малое быстродействие (время выборки 0,5-2 мкс).
По способу занесения информации различают три типа интегральных полупроводниковых ПЗУ: 1) с программированием в процессе изготовления нанесением контактных перемычек с помощью фотошаблонов в нужных потребителю точках; 2) с программированным выжиганием перемычек или пробоев p-n переходов одноразовое программирование); 3) с электрическим программированием, при котором информация заносится в ЭМ электрическим путем, а стирание информации выполняется воздействием на ЗМ ультрафиолетового излучения или электрическим путем (перепрограммируемый ПЗУ – ППЗУ).
Для того, чтобы увеличить разрядность ячейки памяти ПЗУ эти микросхемы можно соединять параллельно (выходы и записанная информация естественно остаются независимыми). Схема параллельного соединения одноразрядных ПЗУ приведена на рис.11.
Рисунок 11. Схема многоразрядного ПЗУ (ROM)
Задача 9. ПЛМ. Организация и структура. Характеристики. Расширение ПЛМ.
Первым представителем большого класса программируемых логических устройств (ПЛИС) стали программируемые логические матрицы (ПЛМ) Обобщенная структура ПЛМ приведена на рисунке 12.
Рисунок 12. Обобщенная структура программируемых логических матриц (ПЛМ)
Основная идея работы ПЛМ заключается в реализации логической функции, представленной в СДНФ — дизъюнктивной нормальной форме. На рисунке четко прослеживаются логические элементы "И", способные реализовать любой минтерм СДНФ и логические элементы "ИЛИ", осуществляющие суммирование термов, требующихся по логическому выражению СДНФ. В схеме ПЛМ, приведенной на рисунке 1, ранг терма ограничен количеством входов и равен четырем, количество термов тоже равно четырем. В реально выпускавшихся микросхемах программируемых логических матриц (ПЛМ) количество входов было равно шестнадцати (максимальный ранг минтерма — 16), количество термов равно 32 и количество выходов микросхемы — 8.
Примерами реализации программируемых логических матриц могут служить отечественные микросхемы K556PT1, PT2, PT21. В этих микросхемах программирование осуществлялось при повышенном напряжении питания. Там, где требовалось сохранить плавкую перемычку на ее вход и выход подавалось высокое напряжение, там, где соединение не требовалось, на вход подавался потенциал корпуса (логический ноль), а на выход — напряжение питания. Перемычка из поликристаллического кремния под воздействием высокой температуры, вызванной током короткого замыкания, испарялась.
Следует отметить, что полная принципиальная схема ПЛМ получается достаточно громоздкой. Поэтому в зарубежной литературе обычно применяется шинное представление проводников. Логический элемент "И", реализующий минтерм СДНФ, изображается как одиночная горизонтальная строка с условно-графическим обозначением схемы "И". Ко входам этого элемента подводится многоразрядная шина, а на выходе подключен одиночный проводник. Если входной проводник подключается ко входу логического элемента "И" (перемычка сохранена), то это место обозначается крестиком 'x', а если соединение отсутствует (перемычка сожжена), то крестик не проставляется. Аналогично обозначаются и многовходовые элементы "ИЛИ". Пример подобного изображения схемы ПЛМ (PLA) приведен на рисунке 13.
Рисунок 13. Представление внутренней структуры схем ПЛМ, принятое в зарубежной литературе
По схеме четко можно восстановить реализуемую им логическую функцию. На рисунке 2 реализованы две логические функции f1 и f2:
Недостаток рассмотренной архитектуры ПЛМ — слабое использование ресурсов программируемой матрицы логических элементов "ИЛИ". Данное обстоятельство привело к появлению ещё одного вида ПЛМ — PAL.
Если размерность задачи превосходит возможности имеющихся ПЛМ, приходится их наращивать. Когда число функций в системе N превосходит число выходов ПЛМ, несколько ПЛМ включаются параллельно по входам. На выходах каждой из ПЛМ воспроизводится часть функций. Общее число ПЛМ определяется как 1 N/n Г. Так как число термов предполагается достаточным (l- сист < l),все ПЛМ могут быть запрограммированы на одни и те же термы.
Рис. 14. Схема расширения ПЛМ по числу выходов
Задача 10. Реализовать на ПЛМ и указать карту прошивки преобразователей кодов.
|
№ варианта |
Входной код |
Выходной код |
|
2 |
3-3-2-1 |
8-4-2-1 |
|
3 |
3 |
2 |
1 |
8 |
4 |
2 |
1 |
|
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
· |
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
· |
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
· |
|
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
|
|
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
· |
|
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
· |
|
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
· |
|
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
|
|
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
|
|
1 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
|
|
1 |
0 |
1 |
0 |
|||||
|
1 |
0 |
1 |
1 |
|||||
|
1 |
1 |
0 |
0 |
· |
||||
|
1 |
1 |
0 |
1 |
· |
||||
|
1 |
1 |
1 |
0 |
· |
||||
|
1 |
1 |
1 |
1 |
· |
||||
|
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
00 |
01 |
11 |
10 |
|||||
|
00 |
~ |
00 |
1 |
~ |
00 |
1 |
~ |
|||||||||
|
01 |
~ |
01 |
1 |
1 |
~ |
01 |
1 |
~ |
||||||||
|
11 |
~ |
~ |
1 |
~ |
11 |
~ |
~ |
~ |
11 |
~ |
~ |
~ |
||||
|
10 |
· |
1 |
~ |
10 |
1 |
~ |
10 |
1 |
~ |
1 |
~ |
Y1 = x1x3 Y2 = x1x2x4 + x1x3
X3 = x2x3 + x1x3x1x + x1x3x4 + x1x2x3
|
00 |
01 |
11 |
10 |
|
|
00 |
1 |
~ |
||
|
01 |
1 |
1 |
~ |
|
|
11 |
~ |
~ |
1 |
~ |
|
10 |
1 |
~ |
||
Y4 = x2x4 + x1x4 + x1x2x4