тема командРежимы адресации операндовКоличество и распределение регистров
Работа добавлена на сайт samzan.net:
Что такое микропроцессор
+Программно-управляемое устройство, предназначенное для обработки цифровой информации и управления процессом этой обработки, выполненное в виде одной или нескольких БИС.
Какие параметры характеризуют архитектуру микропроцессора
+Система команд
+Режимы адресации операндов
+Количество и распределение регистров.
На какие классы делятся микропроцессоры
+Универсальные микропроцессоры
+Секционированные микропроцессоры
+Однокристальные микроконтроллеры
Какими параметрами характеризуются универсальные микропроцессоры
+Частота синхронизации
+Система команд
Какие из устройств, входящих в состав однокристальных микроконтроллеров, отсутствуют в универсальных микропроцессорах
+Внутренняя память программ
+Контроллер прерываний
Какие характеристики используются при анализе микропроцессора как устройства вычислительной техники
+Разрядность
+Система команд
+Режимы адресации операндов
Какие параметры характеризуют архитектуру микропроцессора
+Режимы адресации операндов
+Система команд
+Количество и распределение регистров
+Организации системы прерывания
Какими параметрами характеризуются однокристальные микроконтроллеры
+Разрядность обрабатываемых данных
+Объем внутренней памяти программ
+Принципы организации работы таймеров-счетчиков
+Организация системы прерывания
Каковы основные области применение универсальных микропроцессоров
+Решение научно-технических задач
+Построение систем, обеспечивающих эффективную обработку мультимедийной информации
Какие характеристики используются при анализе микропроцессора как электронного прибора
+Мощность рассеяния
+Уровни сигналов
Какими параметрами характеризуются универсальные микропроцессоры
+Разрядность обрабатываемых данных
+Количество и распределение регистров
+Система команд
Каково основное применение однокристальных микроконтроллеров
+Работа в системах управления
Какова особенность системы команд однокристальных микроконтроллеров
+Использование только простейших режимов адресации операндов
Какие из устройств, входящих в состав универсальных микропроцессоров, отсутствуют, как правило, в однокристальных микроконтроллерах
+Процессор обработки чисел с плавающей запятой
+Внутренняя кэш-память
Как назывался первый серийный микропроцессор
+i 4004
Какие модификации в развитии архитектуры IA-32 появились в микропроцессоре Pentium III
+Обработка чисел с плавающей запятой по схеме SIMD
Какие блоки входят в состав MMU в МП с архитектурой IA-32
+Блок сегментации
+Блок страничного преобразования адреса
Чем характеризуется защищенный режим работы МП с архитектурой IA-32
+Мультипрограммный режим работы
+Использование механизма защиты программ и данных
+Переменная длина сегмента
В каком году был выпущен первый серийный микропроцессор
+1971
Какие блоки входят в состав микропроцессора i486
+Процессор с плавающей запятой
+Кэш-память
+Блок управления защитой
Каково назначение кэш-памяти
+Хранение наиболее часто используемой информации
Какой микропроцессор положил начало 32-разрядной архитектуре микропроцессоров IA-32
+i 486
Какие модификации в развитии архитектуры IA-32 появились в микропроцессоре Pentium MMX
+Обработка чисел с фиксированной точкой по схеме SIMD
Каково назначения диспетчера памяти в МП с архитектурой IA-32
+Формирование физического адреса
Какие функции выполняет FPU в МП с архитектурой IA-32
+Обработка данных с плавающей запятой
+Обработка данных т двоично-десятичную информацию
Какие модификации в развитии архитектуры IA-32 появились в микропроцессоре i486
+Встроенный процессор с плавающей запятой
Какие блоки МП с архитектурой IA-32 используются при страничном преобразовании адреса
+Блок страничного преобразования MMU
+TLB блока управления памятью
Какое обращение допускают регистры общего назначения в МП с архитектурой IA-32
+Как к 8-разрядным регистрам
+Как к 16-разрядным регистрам
+Как к 32-разрядным регистрам
Чем характеризуется реальный режим работы МП с архитектурой IA-32
+В этом режиме данный микропроцессор работает как быстрый МП 8086
+Возможность использования 32-разрядных адресов и данных
Как называется первый 64-разрядный микропроцессор фирмы Intel
+Itanium
Какие блоки входят в состав микропроцессора i486
+Кэш-память
+Блок управления памятью
В каком блоке МП с архитектурой IA-32 выполняется сегментное преобразование адреса
+В блоке сегментации MMU
Какова разрядность регистров данных блока обработки чисел с плавающей запятой в МП с архитектурой IA-32
+80
Какие группы регистров входят в состав регистровой структуры МП с архитектурой IA-32
+Основные функциональные регистры
+Регистры блока обработки чисел с плавающей запятой
+Системные регистры
Какие регистры относятся к системным регистрам МП с архитектурой IA-32
+Регистры управления
+Регистры системных адресов
Какова разрядность сегментных регистров в составе МП с архитектурой IA-32
+16
Какие флаги входят в состав флагов управления регистра флагов универсального МП с архитектурой IA-3
+Флаг разрешения маскируемых прерываний
+Флаг ловушки
Какова разрядность регистра GDTR МП с архитектурой IA-32
+48
Каково назначение бита PE регистра управления CR0
+Включение защищенного режима работы микропроцессора
Какие группы регистров НЕ входят в состав регистровой структуры МП с архитектурой IA-32
+Регистры блока таймеров-счетчиков
+Регистры управления прерыванием
Какие регистры НЕ относятся к системным регистрам МП с архитектурой IA-32
+Регистр флагов
+Сегментные регистры
Каково назначение сегментных регистров универсального микропроцессора с архитектурой IA-32 в защищенном режиме работы микропроцессора
+Хранение селектора логического адреса
Какие поля содержатся в регистре данных FPU универсального МП при обработке чисел с плавающей запятой
+порядок
+знак мантиссы
+мантисса
Какая информация содержится в регистре IDTR МП с архитектурой IA-32
+Базовый адрес таблицы дескрипторов прерываний
+Предел таблицы дескрипторов прерываний
Какова разрядность регистра LDTR МП с архитектурой IA-32
+16
Каково назначение регистра управления CR3
+Хранение базового адреса каталога таблиц страниц
Какие регистры входят в состав группы основных функциональных регистров МП с архитектурой IA-32
+Регистры общего назначения
+Регистр флагов
+Сегментные регистры
Сколько 32-разрядных регистров входят в состав регистров общего назначения МП с архитектурой IA-32
+8
Каково назначение сегментных регистров микропроцессора с архитектурой IA-32 в реальном режиме работы микропроцессора
+Хранение старших разрядов базового адреса сегмента
Сколько разрядов может быть отведено под представление порядка в регистре флагов FPU
+определяется состоянием регистра управления FPU
Каково назначение бита PG регистра управления CR0
+Включение страничного механизма адресации
Каково назначение регистров отладки и тестирования МП с архитектурой IA-32
+Управление отладкой с использованием контрольных точек
+Управление тестированием кэш-памяти
+Управление тестированием TL
Какие регистры НЕ входят в состав группы основных функциональных регистров МП с архитектурой IA-32
+Регистр приоритетов прерываний
К какому количеству 16-разрядных регистров возможно обращение в блоке регистров общего назначения МП с архитектурой IA-32
+8
Сколько сегментных регистров входит в состав МП с архитектурой IA-32
+6
Каково назначение регистра тегов блока обработки чисел с плавающей запятой в МП с архитектурой IA-32
+Сократить время выполнения операций с плавающей запятой в случае особого состояния регистра данных ноль, бесконечность
+Обеспечить выявление некоторых некорректных операций над данными при незаполненности соответствующего регистра данных
Каково назначение регистра управления CR1
+Этот регистр зарезервирован
Какие регистры входят в состав FPU микропроцессора с архитектурой IA-32
+Регистры данных
+Регистры тэгов
+Регистр состояния
К какому количеству 8-разрядных регистров возможно обращение в блоке регистров общего назначения МП с архитектурой IA-32
+8
Каково назначение регистра флагов микропроцессора с архитектурой IA-32
+Управление обработкой маскируемых прерываний
+Управление порядком выполнения команд ввода-вывода
+Управление порядком обработки задач
+Хранение признаков результатов выполненных команд
Какая информация содержится в регистре управления FPU
+Маска прерывания ошибок FPU
+Управление округлением
+Управление точностью
Какая информация содержится в регистре LDTR МП с архитектурой IA-32
+Селектор локальной таблицы дескрипторов
Какова разрядность регистра TR МП с архитектурой IA-32
+16
Каково назначение регистра управления CR2
+Хранение линейного адреса ошибки страницы
Какие регистры НЕ входят в состав FPU микропроцессора с архитектурой IA-32
+Сегментные регистры
Какие флаги входят в состав флагов состояния регистра флагов универсального МП с архитектурой IA-32
+Флаг переполнения
+Флаг знака
+Флаг вложенной задачи
Какая информация содержится в регистре состояния FPU
+Указатель стека блока регистров данных
+Флаг стека блока регистров данных
Какая информация содержится в регистре GDTR МП с архитектурой IA-32
+Базовый адрес глобальной таблицы дескрипторов
+Предел глобальной таблицы дескрипторов
Какова разрядность регистра IDTR МП с архитектурой IA-32
+48
Какая информация содержится в регистре TR МП с архитектурой IA-32
+Селектор дескриптора сегмента состояния задачи
Что такое ФИЗИЧЕСКОЕ АДРЕСНОЕ ПРОСТРАНСТВО
+Одномерный массив элементов, каждому из которых присвоен свой номер, называемый адресом
Как определяется селектор в логическом адресе
+Извлекается из регистра управления CR0
На какие поля разбивается линейный адрес в случае необходимости страничного преобразования
+Поле номера элемента каталога таблиц страниц
+Поле номера элемента таблицы страниц
+Поле смещения в странице
Какова длина поля адреса в дескрипторе сегмента
+32
Каково назначение поля DPL в дескрипторе сегмента
+Указание уровня приоритета данного сегмента
Какова особенность использования нулевого дескриптора в глобальной таблице дескрипторов
+Обращение к этому дескриптору вызывает прерывание
+Так как страницы имеют фиксированный объем, а сегменты переменный
При каких условиях бит А в элементе таблицы страниц устанавливается в 1
+При любом обращении к данной странице
Что такое ЛОГИЧЕСКОЕ АДРЕСНОЕ ПРОСТРАНСТВО
+Организация памяти, видимая программисту.
Какова разрядность селектора МП с архитектурой IA-32
+16
Какие системные объекты используются при преобразовании линейного адреса в физический в случае необходимости страничного преобразования
+TL
+Таблица страниц
+Каталог таблиц страниц
Какова длина поля предела в дескрипторе сегмента
+20
Какие типы сегмента могут описываться в дескрипторе
+Сегмент кода
+Сегмент данных
+Системный объект
Каково назначение поля предела в регистре GDTR
+Указание длины глобальной таблицы дескрипторов
Почему в МП с архитектурой IA-32 используется двухуровневое преобразование номера виртуальной страницы в номер физической страницы
+Для сокращения объема таблиц, которые должны постоянно находиться в оперативной памяти
При каких условиях бит D в элементе таблицы страниц устанавливается в 1
+При обращении к странице на запись
Что входит в состав логического адреса при сегментной организации логического адресного пространства
+Идентификатор сегмента
+Смещение в сегменте
Какие поля входят в состав селектора
+Поле индекса
+Поля идентификатора таблицы дескрипторов
+Поле уровня привилегий запроса
Каково назначение префикса размера операнда в формате команд МП с архитектурой IA-32
+Указание на изменение размера операнда, установленного по умолчанию в дескрипторе данного сегмента
В каких единицах может указываться длина сегмента, задаваемая в его дескрипторе
+В байтах
+В страницах
Какие типы системных объектов могут быть описаны в дескрипторе сегмента
+Сегмент локальной таблицы дескрипторов
+Сегмент состояния задачи
Какое максимальное количество дескрипторов может находиться в глобальной таблице дескрипторов
+2^13
Как определяется положение начала каталога таблиц страниц
+По содержимому регистра CR3
Каково назначение бита D в элементе таблицы страниц
+Блокировать передачу не изменявшейся страницы из оперативной памяти во внешнюю при свопинге
Что входит в состав логического адреса при страничной организации логического адресного пространства
+Идентификатор страницы
+Смещение в странице
Каков размер смещения в логическом адресе МП с архитектурой IA-32
+32
Каково назначение SIB-байта в формате команд адреса МП с архитектурой IA-32
+Обеспечение возможности масштабирования индексного регистра при вычислении смещения в сегменте
+Обеспечение возможности использования любого из регистров общего назначения при формировании смещения в сегменте
Чем определяется единица измерения длины сегмента, задаваемой в его дескрипторе
+Битом G дескриптора сегмента
Обращение к каким таблицам может быть задано в селекторе
+Локальная таблица дескрипторов
+Глобальная таблица дескрипторов
Какое максимальное количество дескрипторов может находиться в локальной таблице дескрипторов +2^13
Как определяется положение элемента каталога таблиц страниц в каталоге таблиц страниц относительно его начала
+По разрядам 31…22 линейного адреса
Каково назначение буфера ассоциативной трансляции TLB в МП с архитектурой IA-32
+Сократить время страничного преобразования адреса
Что входит в состав логического адреса при сегментно-страничной организации логического адресного пространства
+Идентификатор сегмента
+Смещение в сегменте
Как формируется смещение в логическом адресе при выборке команды
+Извлекается из регистра EI
Для каких целей используется поле масштаба SIB-байта в формате команд адреса МП с архитектурой IA-32
+Обеспечение возможности масштабирования индексного регистра при вычислении смещения в сегменте
Какова длина сегмента в МП с архитектурой IA-32, работающего в защищенном режиме
+Переменная от 1 байта до 2^32 байт
Какая информация содержится в глобальной таблице дескрипторов
+Дескрипторы сегментов, доступных только задаче, выполняемой в данный момент
Сколько обращений к памяти требуется при вычислении линейного адреса в случае нахождения дескриптора сегмента в глобальной таблице дескрипторов
+1
Как определяется положение начала таблицы страниц
+По содержимому поля адреса элемента каталога таблиц страниц
Каково назначение бита V строк буфера ассоциативной трансляции TLB в МП с архитектурой IA-32
+Указание достоверности информации в данной строке
Какое основное отличие сегментов от страниц.
+Сегменты имеют переменную длину, а страницы – постоянную.
Как формируется смещение в логическом адресе при обращении за операндом, находящемся в памяти
+На основании режима адресации, указываемого в постбайте команды
+На основании режима адресации, указываемого в SIB-байте команды
Какие дополнительные возможности по адресации операндов имеет МП с архитектурой IA-32 по сравнению с универсальным 16-разрядным микропроцессором
+Обеспечение возможности масштабирования индексного регистра при вычислении смещения в сегменте
+Обеспечение возможности использования любого из регистров общего назначения при формировании смещения в сегменте
Каково назначение бита G в дескрипторе сегмента
+Указание единицы измерения длины сегмента
Сколько обращений к памяти требуется при вычислении линейного адреса в случае нахождения дескриптора сегмента в локальной таблице дескрипторов
+2
Как определяется положение элемента таблицы страниц в таблице страниц относительно ее начала
+По разрядам 21…12 линейного адреса
Какой механизм замещения строк используется в буфере ассоциативной трансляции TLB в МП с архитектурой IA-32
+LRU
Как организуется трансляция логического адреса в физический при сегментно-страничной организации логического адресного пространства
+Сначала блоком сегментной, а затем страничной адресации MMU микропроцессора.
Какое главное назначение имеют страницы при сегментно-страничной организации логического адресного пространства
+Создание виртуальной памяти
Какие системные таблицы используются при сегментном преобразовании адреса в МП с архитектурой IA-32
+GDT
+LDT
Какие таблицы должны быть обязательно определены до перевода микропроцессора в защищенный режим работы
+GDT
+IDT
Каково назначение бита D в дескрипторе сегмента
+Определение размерности операндов по умолчанию
Как определяется положение начала глобальной таблицы дескрипторов
+По содержимому регистра GDTR
Как определяется положение начала локальной таблицы дескрипторов
+По содержимому поля адрес дескриптора сегмента локальной таблицы дескрипторов, находящемуся в глобальной таблице дескрипторов
Какова длина поля адреса в элементе каталога таблиц страниц
+20
Сколько строк содержит один блок буфера ассоциативной трансляции TLB в МП с архитектурой IA-32
+4
Как может быть организовано логическое адресное пространство
+Как линейное адресное пространство
+Как сегментированное адресное пространство
+Как страничное адресное пространство
Какое главное назначение имеют сегменты при сегментно-страничной организации логического адресного пространства
+Обеспечение потребностей прикладного программиста
Что получается в результате сегментного преобразования адреса
+Линейный адрес
Какую информацию о сегменте содержит его дескриптор
+Базовый адрес сегмента
+Предел сегмента
+Тип сегмента
+Признак присутствия сегмента в оперативной памяти
+Уровень привилегий
Каково назначение бита P в дескрипторе сегмента
+Определение присутствия сегмента в оперативной памяти
Как определяется положение дескриптора в глобальной таблице дескрипторов относительно ее начала
+По содержимому поля INDEX селектора
Возможно ли пересечение локальных таблиц дескрипторов при их расположении в оперативной памяти
+Да
Какова длина поля адреса в элементе таблицы страниц
+20
На сколько блоков разбивается буфер ассоциативной трансляции TLB в МП с архитектурой IA-32
+8
Как организуется трансляция логического адреса в физический при сегментной организации логического адресного пространства
+Блоком сегментной адресации MMU микропроцессора..
Что входит в состав логического адреса микропроцессора с архитектурой IA-32
+Селектор
+Смещение в сегменте
В каком случае требуется страничное преобразование линейного адреса в физический
+Определяется битом PG регистра управления CR0
Какая информация НЕ содержится в дескрипторе сегмента
+Признак включения страничного механизма преобразования логического адреса
+Бит ловушки
Каково назначение бита A в дескрипторе сегмента
+Определение факта обращения к данному сегменту на запись или чтение
Как определяется положение дескриптора в локальной таблице дескрипторов относительно ее начала
+По содержимому поля INDEX селектора
Для чего используются теневые регистры, соответствующие сегментным регистрам микропроцессора
+Для сокращения времени сегментного преобразования логического адреса
Каково назначение бита P в элементе таблицы страниц
+Определение присутствия страницы в оперативной памяти
Какую информацию содержит поле тегов буфера ассоциативной трансляции TLB в МП с архитектурой IA-32
+Старшие 17 разрядов линейного адреса
Раздел Однокристальные микроконтроллеры
Вариант 1
Какие блоки входят в состав однокристального микроконтроллера MCS-51
+АЛУ
+Контроллер прерываний
+Память программ
+Память данных
Почему в МК-51 используется 4 банка по 8 регистров, а не единый блок из 32-х регистров
+Чтобы сократить время выполнения подпрограмм и обработчиков прерываний
+Чтобы сократить длину команды
Какой максимальный интервал времени можно отсчитать с помощью таймера-счетчика микроконтроллера МК-51, работающего на тактовой частоте 12 МГц в режиме, обеспечивающем 16-разрядный счет
+около 66 мс
Для чего обычно используется режим счета таймера-счетчика с автоматической перезагрузкой режим 2
+Для генерации сигналов запросов прерывания через фиксированные интервалы времени
Какие блоки НЕ входят в состав однокристального микроконтроллера MCS-51
+FPU
+Кэш-память
Какова частота машинного цикла микроконтроллера МК-51, если его внешняя частота равна 12 МГц
+1 МГц
Какой максимальный интервал времени можно отсчитать с помощью таймера-счетчика микроконтроллера МК-51, работающего на тактовой частоте 12 МГц в режиме, обеспечивающем 13-разрядный счет
+около 8 мс
Какое количество источников прерываний используется в микроконтроллере МК-51
+5
Система команд какого типа микропроцессоров обычно содержит большее количество режимов адресации
+Универсальных микропроцессоров
Какова частота машинного цикла микроконтроллера МК-51, если его внешняя частота равна 6 МГц
+0,5 МГц
Какой максимальный интервал времени можно отсчитать с помощью таймера-счетчика микроконтроллера МК-51, работающего на тактовой частоте 12 МГц в режиме, обеспечивающем 8-разрядный счет
+256 мкс
Каковы источники прерываний в МК-51
+Сигналы запроса прерывания, поступающие по специальным внешним входам
+Внутренние таймеры-счетчики микроконтроллера
+Последовательный порт микроконтроллера
Какова разрядность однокристального микроконтроллера МК-51
+8
Почему программу для микроконтроллера МК-51 необходимо размещать, начиная с нулевого адреса памяти программ
+По сигналу системного сброса в счетчик команд записывается 0
Какое значение будут иметь регистры TL0 и TH0 таймерасчетчика, работающего в режиме 2 счета внешних событий, после поступления на его счетный вход 10 импульсов, если их начальное состояние следующее: TL0 = 250; TH0= 250
+TL0 = 254; TH0= 250
Сколько уровней приоритетов прерываний имеется в микроконтроллере МК-51
+2
Какое количество параллельных портов входит в состав МК-51
+4
Какая информация располагается в ОЗУ микроконтроллера МК-51
+Блок регистров
+Программный стек
+Прямоадресуемые биты
Какое значение будут иметь регистры TL0 и TH0 таймерасчетчика, работающего в режиме 2 счета внешних событий, после поступления на его счетный вход 6 импульсов, если их начальное состояние следующее: TL0 = 252; TH0= 252
+TL0 = 254; TH0= 252
Состояние каких флагов проверяется при разрешении прохождения запроса прерывания на обработку в МК-51
+Флаг общего разрешения маскируемых прерываний в регистре разрешения прерываний IE
+Флаг разрешения данного прерывания в регистре разрешения прерываний IE
Какие параллельные порты могут использоваться в МК-51 для ввода информации
+Порт Р0
+Порт Р1
+Порт Р2
+Порт Р3
Какое количество таймеров-счетчиков входит в состав МК-51
+2
Каким образом таймер-счетчик отсчитывает интервалы времени
+Увеличением своего значения в каждом машинном цикле
Как микроконтроллер МК-51выбирает запрос на обслуживание в случае одновременного поступления нескольких запросов прерываний с одинаковыми приоритетами в регистре IP
+Согласно аппаратно установленному порядку опроса флагов запросов прерываний
В чем особенность использования порта Р0 в МК-51
+Используется для выдачи адреса при обращении к внешней памяти
+Используется для передачи команд при обращении к внешней памяти
+Используется для передачи данных при обращении к внешней памяти
Каково назначение таймеров-счетчиков в МК-51
+Выполнение времязависимых функций
+Подсчет количества импульсов, поступающих на специальные внешние входы микроконтроллера
Как таймер-счетчик сообщает об истечении заданного промежутка времени
+Установкой флага TF
Как микроконтроллер выбирает запрос на обслуживание в случае одновременного поступления нескольких запросов прерываний МК-51
+Выбирается запрос с наиболее высоким приоритетом, установленном в регистре приоритетов, а при их равенстве – согласно аппаратно установленному порядку опроса флагов запросов прерываний
В чем особенность использования порта Р3 в МК-51
+Может использоваться в режиме альтернативных функций
Для подсчета каких внешних событий используются таймеры-счетчики в МК-51
+Подсчет количества импульсов, поступающих на специальные внешние входы микроконтроллера
Какова в зависимости от режима работы может быть разрядность счетчика в таймере-счетчике микроконтроллера МК-51
+8
+13
+16
Как микроконтроллер находит программу – обработчик прерываний
+Началу каждого обработчика прерывания соответствует фиксированный адрес в памяти программ
В каких случаях в МК-51 возможны вложенные прерывания
+Если уровень прерывания нового запроса выше уровня прерывания обрабатываемого запроса, установленного в регистре I
Каково назначение кэш-памяти
+Хранение команд, наиболее часто используемых при выполнении программы
+Хранение данных, наиболее часто используемых при выполнении программы
Каковы отличительные черты кэш-памяти с обратной записью
+Обновление оперативной памяти производится только при вытеснении измененной строки кэш-памяти
От чего зависит эффективность работы кэш-памяти
+От соотношения количества обращений к строке кэш-памяти и времени пересылки строки из ОЗУ в кэш-память
+От объема кэш-памяти
Какая информация хранится в блоке достоверности и LRU кэш-памяти
+Признак достоверности строки данных
+ Признаки, отмечающие строку, к которой в данном множестве дольше всего не было обращений
Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Invalid
+Промах при чтении
+Промах при записи
+Промах при чтении, но соответствующая строка есть в кэш-памяти другого микропроцессора
Какова длина блоков, которыми происходит обмен информацией между оперативной и кэш-памятью
+Строка переменной длины, определяемая организацией кэш-памяти
Как организована внутренняя кэш-память в микропроцессоре I486
+Общая для команд и данных
Какие стратегии замещения не используются при вытеснении строк кэш-памяти
+LIFO
Сколько разрядов отводится под кодирование поля LRU в 4-канальной множественно-ассоциативной кэш-памяти
+3 разряда на каждое множество строк
В каком из состояний, поддерживаемых механизмом MESI, информация в кэш-памяти микропроцессора считается достоверной
+Modified
+Shared
+Exclusive
Что такое кэш-попадание
+Ситуация, при которой в кэш-памяти находится строка, начальный адрес которой соответствует выработанному микропроцессором физическому адресу
Какая организация кэш-памяти называется полностью ассоциативной
+Если каждый блок ОЗУ может размещаться в произвольном месте кэш-памяти
Какие адреса используются при обращении к кэш-памяти
+Физические
Как организован блок данных кэш-памяти в микропроцессоре I486
+4 направления по 128 множеств
Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Shared
+Попадание при чтении
+Попадание при записи
+Обнаружение копии строки при прослушивании операции чтения другим микропроцессором
+Обнаружение копии строки при прослушивании операции записи другим микропроцессором
Что такое кэш-промах
+Ситуация, при которой в кэш-памяти отсутствует строка, начальный адрес которой соответствует выработанному микропроцессором физическому адресу
Каким образом может быть организована кэш-память
+С прямым отображением
+Полностью ассоциативная
+Множественно-ассоциативная
Какая организация кэш-памяти называется множественно ассоциативной
+Если каждый блок ОЗУ может размещаться по ограниченному множеству мест в кэш-памяти
К какому типу относится внутренняя кэш-память в микропроцессоре I486
+Множественно-ассоциативная
Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Exclusive
+Попадание при чтении
+Попадание при записи
+Обнаружение копии строки при прослушивании операции чтения другим микропроцессором
+Обнаружение копии строки при прослушивании операции записи другим микропроцессором
Какая информация хранится в кэш-памяти при включении компьютера
+Все строки кэш-памяти недостоверны
Каковы основные способы реализации взаимодействия между оперативной и кэш-памятью на этапе записи информации
+Со сквозной записью
+С обратной записью
Каковы преимущества кэш-памяти с прямым отображением перед полностью ассоциативной кэш-памятью
+Малое время поиска информации
+Небольшой объем используемой аппаратуры
Какова длина строки кэш-памяти в микропроцессоре I486
+16 байт
Каково назначение механизма MESI
+Поддержка когерентности работы кэш-памяти нескольких микропроцессоров, использующих общую оперативную память
Каким образом в кэш-памяти запоминается наиболее часто используемая информация
+Автоматически при выполнении программы в соответствии с принятой в кэш-памяти стратегией замещения
Каковы отличительные черты кэш-памяти со сквозной записью
+Обновление оперативной памяти производится сразу же после изменения информации в кэш-памяти
Каковы преимущества полностью ассоциативной кэш-памяти перед кэш-памятью с прямым отображением
+Большая эффективность использования емкости кэш-памяти
Какая информация хранится в блоке тэгов кэш-памяти
+Старшие разряды физического адреса
Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Modified
+Попадание при чтении
+Попадание при записи
+Обнаружение копии строки при прослушивании операции чтения другим микропроцессором
+Обнаружение копии строки при прослушивании операции записи другим микропроцессором
Какие принципы работы программы и взаимодействия между оперативной и кэш-памятью обеспечивают эффективность использования кэш-памяти
+Принцип локальности ссылок
+Обмен информации между ОЗУ и кэш-памятью строками, имеющими длину больше, чем требуется для текущего запроса
Какая организация кэш-памяти называется памятью с прямым отображением
+Если каждый блок ОЗУ имеет только одно фиксированное место, по которому он может размещаться в кэш-памяти
Можно ли запретить кэширование информации
+Да. Только на уровне страницы
На какие поля разбивается физический адрес при обращении к кэш-памяти
+Поле тэга
+Поле индекса
+Поле номера байта в строке
С какой целью шина адреса микропроцессора делается двунаправленной
+Для того, чтобы микропроцессор отслеживал обращение со стороны других микропроцессоров за информацией, хранящейся в его кэш-памяти
Раздел Многозадачность
Отметьте основные черты многозадачного режима работы компьютера
+В памяти одновременно содержатся программы и данные для выполнения нескольких задач
+Обеспечивается взаимная защита программ и данных, относящихся к различным задачам
+Обеспечивается возможность перехода от выполнения одной задачи к другой
Какая информация хранится в сегменте состояния задачи
+Основные функциональные регистры
+Регистр локальной таблицы дескрипторов LDTR
+Указатели стеков более привилегированных задач
Для чего используется бит занятости B в дескрипторе TSS
+Для предотвращения возможности повторного вызова задачи, выполнение которой прервано
Каким образом осуществляется переключение задач
+Командами межсегментных переходов, ссылающихся на дескриптор сегмента состояния задачи
+Прерываниями, если в таблице дескриптора прерываний выбран шлюз задачи
Какая информация содержится в регистре задачи
+Селектор дескриптора сегмента состояния задачи
Для каких целей используется селектор возврата в сегменте состояния задачи
+Для обеспечения возможности возвращения к предыдущей задаче, если переключение на данную задачу выполнялось командой типа CALL
Какие аппаратные средства микропроцессора используются для поддержки мультипрограммного режима работы
+Сегмент состояния задачи
+Дескриптор сегмента состояния задачи
+Регистр задачи
+Дескриптор шлюза задачи
Какую длину имеет сегмент состояния задачи
+Переменную, но не менее 104 байт
Для чего используется бит NT вложенной задачи в регистре флагов
+Для обеспечения правильного возврата к предыдущей задаче по команде IRET
Что представляет собой сегмент состояния задачи
+Область памяти, в которой хранится вся необходимая информация для рестарта данной программы
Для чего используется битовая карта ввода-вывода в сегменте состояния задачи
+ Для обеспечения возможности обращения к отдельным устройствам, доступ к которым запрещен высоким уровнем привилегий, заданным в поле IOPL регистра флагов.
Каково назначение поля смещения в командах межсегментных переходов, осуществляющих переключение задач
+Это поле в данном случае не используется
Раздел Защита
Каково назначение аппаратных средств защиты информации микропроцессора
+ Предотвращать неразрешенные взаимодействие пользователей друг с другом
+ Предотвращать несанкционированный доступ пользователей к данным
+ Предотвращать намеренные попытки разрушить целостность системы
На каком уровне привилегий работают прикладные пользовательские программы
+3
Возможно ли выполнение команд ввода-вывода для программы, чей уровень привилегий меньше уровня привилегий, указанного в поле IOPL регистра флагов
+Да, если обращение к этому устройству разрешено в битовой карте ввода-вывода сегмента состояния задачи.
На какие классы делятся аппаратные средства защиты информации в микропроцессоре
+ Защита при управлении памятью
+Защита по привилегиям
Сколько уровней привилегий должна поддерживать защищенная операционная система
+Любое число, не превышающее 4-х
В каком случае часть сегмента может иметь особую защиты по отношению ко всему сегменту
+Если это определено на уровне страниц, на которые разбит сегмент
Какие проверки выполняются средствами защиты микропроцессора на этапе загрузки селектора и кэширования дескриптора
+Поле INDEX селектора должен находиться в пределах таблицы, определяемой битом TI
+При загрузке селектора в сегментный регистр данных тип дескриптора должен разрешать считывание из сегмента
+При загрузке селектора в сегментный регистр стека в сегменте должны быть разрешены операции считывания и записи.
+При загрузке селектора в сегментный кода сегмент должен быть обязательно исполняемым
На каком уровне привилегий можно реализовать незащищенную систему
+На 0-м
На каком уровне привилегий могут располагаться данные, к которым разрешено обращение программе
+На том же и более низком уровнях
Какие проверки выполняются средствами защиты микропроцессора при обращении к памяти
+Разрешена ли для этого сегмента запрашиваемая операция чтениезапись
+Превышает ли сформированное микропроцессором смещение в сегменте значения, указанного в поле LIMIT дескриптора
+Проверка попытки записи в сегмент
На каком уровне привилегий могут выполняться привилегированные команды
+На 0-м
+На 3-м
На каком уровне привилегий разрешено обращение программы к другим программам без использования специальных механизмов доступа
+На том же уровне
Какое максимальное количество уровней привилегий различается аппаратными средствами микропроцессора
+4
Какие команды относятся к привилегированным
+Команды загрузки таблиц дескрипторов
+Команды обмена с регистрами управления
Какие проверки проводят средства защиты микропроцессора по привилегиям при выполнении программы
+Программа может выполнять некоторые команды
+ Программа может выполнять операции вводавывода на том или ином внешнем устройстве
Какое количество уровней привилегий различается аппаратными средствами микропроцессора на уровне страниц
+2
Какая информация содержится в шлюзе вызова
+Селектор дескриптора сегмента вызываемой программы
+Смещение в сегменте вызываемой программы
+Байт доступа
Какой уровень привилегий кодируется в поле DPL байта доступа шлюза вызова
+Уровень привилегий задач, которым разрешается обращение через этот шлюз вызова
На каком уровне привилегий работают программы ядра операционной системы
+0
Чем определяется уровень привилегий сегмента
+Полем DPL его дескриптора..
Каким образом программе обеспечивается возможность вызова более привилегированных программ
+Путем размещения в доступной ей таблице дескрипторов шлюза вызова более привилегированной программы
Раздел Прерывания
На какие группы делятся прерывания в универсальном микропроцессоре
+Аппаратные
+Программные
Как определяется адрес обработчика прерываний для универсального микропроцессора, работающего в реальном режиме
+По таблице векторов прерываний
Какое максимальное количество источников прерываний может быть подключено к универсальному микропроцессору с использованием контроллеров приоритетных прерываний типа i8259
+64
На какие группы делятся аппаратные прерывания в универсальном микропроцессоре
+Маскируемые
+Немаскируемые
Каким образом универсальный микропроцессор определяет тип немаскируемого аппаратного прерывания
+Он всегда равен 2
Какие условия должны быть выполнены, чтобы запрос, поступивший в контроллер приоритетных прерываний, был принят к обслуживанию
+Он должен быть разрешен к обслуживанию в регистре маски контроллера
+Флаг IF в регистре флагов должен быть установлен в 1
+Микропроцессор не должен в это время обслуживать запрос с поле высоким приоритетом
На какие группы делятся программные прерывания в универсальном микропроцессоре
+Отказы
+Ловушки
+Аварии
Каким образом универсальный микропроцессор определяет тип маскируемого аппаратного прерывания
+Он вводится из контроллера приоритетных прерываний по шине данных
Чем отличается вызов обработчика прерываний через шлюз прерывания от вызова через шлюз ловушки
+При вызове через шлюз прерывания автоматически сбрасывается флаг разрешения прерываний в регистре флагов, а при вызове через шлюз ловушки нет
Чем выполнение программы — обработчика прерывания отличается от выполнения подпрограмм
+Вызов подпрограммы кодируется программистом в своей программе, а обработчик прерывания вызывается аппаратными средствами микропроцессора при возникновении особой ситуации в работе компьютера
Сколько типов прерываний используется в универсальном микропроцессоре
+256
Каким образом контроллер приоритетных прерываний формирует тип прерывания, принятого к обслуживанию
+К константе, занесенной в регистр типа прерывания при его инициализации, добавляется номер входа запроса, принятого к обслуживанию
Сколько входов запросов немаскируемых прерываний имеет универсальный микропроцессор
+1
Каким образом универсальный микропроцессор определяет тип программного прерывания
+Он определяется внутренними схемами микропроцессора на основе анализа ситуации, приведшей к прерыванию
Как определяются приоритеты запросов прерываний в контроллере приоритетных прерываний
+Возможен любой из вариантов назначения приоритетов в зависимости от настроек контроллера
Сколько входов запросов маскируемых прерываний имеет универсальный микропроцессор
+1
Какую информацию содержит тип прерывания
+Номер дескриптора в таблице дескрипторов прерываний
Каков порядок распределения приоритетов запросов прерываний от наивысшего к наинизшему в стандартной конфигурации компьютера, использующего два контроллера приоритетных прерываний
+0-1-2-8-…-15-3-…-7
Чем характеризуются программные прерывания исключения типа ОТКАЗ
+Обнаруживаются до возникновения фактической ошибки при выполнении команды
+Рестарт программы происходит с повторного выполнения команды, вызвавшей прерывание
Какая информация может содержаться в таблице дескрипторов прерываний
+Шлюз задачи
+Шлюз ловушки
+Шлюз прерывания
Каким образом микропроцессор определяет адрес программы – обработчика прерывания поступившего запроса
+Адрес считывается из строки таблицы векторов прерывания, номер которой равен типу поступившего запроса прерывания
Чем характеризуются программные прерывания исключения типа ЛОВУШКА
+Обнаруживаются после выполнения команды, приведшей к ошибке, вызвавшей прерывание
Причину ошибки, вызвавшей прерывание, установить невозможно
+Рестарт программы происходит с команды, следующей за командой, вызвавшей прерывание
Каково назначение контроллера приоритетных прерываний в компьютере
+Увеличить количество источников запросов прерываний, которые могут быть подключены к входу запроса маскируемых прерываний микропроцессора
+Выделение наиболее приоритетного запроса среди поступивших аппаратных запросов
+Формирование типа прерывания, принятого к обслуживанию
Какие из действий по обработке прерывания выполняются процессором автоматически
+ Определение источника прерывания
+ Формирование адреса программы – обработчика прерывания
+Определение адреса возврата в прерванную программ
Чем характеризуются программные прерывания исключения типа АВАРИЯ
+Причину ошибки, вызвавшей прерывание, установить невозможно
+При возникновении прерывания данного типа программа снимается с обработки
Какое максимальное количество источников прерываний может быть подключено к универсальному микропроцессору с использованием одной схемы контроллера приоритетных прерываний типа i8259
+8
Какими средствами можно запретить все аппаратные маскируемые прерывания
+ С помощью сброса флага разрешения прерываний в регистре флагов микропроцессора
+С помощью регистра маски в контроллере приоритетных прерываний
Какие действия по обработке прерывания микропроцессор выполняет автоматически при поступлении запроса прерывания, разрешенного к обслуживанию
+Сохранение контекста прерываемой программы
+Определение адреса обработчика прерывания по типу поступившего запроса прерывания
Какое максимальное количество источников прерываний может быть подключено к универсальному микропроцессору с использованием двух контроллеров приоритетных прерываний типа i8259, включенных каскадно
+15
Какая информация содержится в таблице векторов прерывания
+ Значение указателя команд и сегментного регистра, определяющие начало обработчика прерывания
Раздел Структура МПС. Прямой Доступ к памяти
Какие из параметров не входят в понятие интерфейса
+ Режимы адресации команд ввода-вывода
Каково назначения контроллера прямого доступа к памяти в микропроцессорной системе
+Обеспечить обмен информации между внешним устройством и ОЗУ без участия микропроцессора
+Обеспечить пересылку массива информации из одной области ОЗУ в другую без участия микропроцессора
Сколько сигналов запроса на прямой доступ к памяти присутствует на шине ISA
+7
Каков основной недостаток обмена информацией в режиме прямого доступа к памяти
+ Процедура первоначальной инициализации контроллера ПДП занимает значительное время, что нерационально при передаче небольших блоков информации
Какая информация должна быть занесена в контроллер прямого доступа к памяти при его инициализации
+ Начальный адрес области ОП, с которой производится обмен
+ Длина передаваемого массива данных
Какие из перечисленных сигналов отсутствуют в шине ISA
+INTA
В каких случаях программно-управляемый обмен между памятью и устройством ввода-вывода эффективнее обмена в режиме прямого доступа к памяти
+ При передаче небольших объемов информации
Как определяется начальный адрес блока ОЗУ, с которым проводит обмен внешнее устройство в режиме прямого доступа к памяти
+Загружается в контроллер ПДП при его инициализации
Какие из перечисленных сигналов на шине ISA используются системой прерывания персонального компьютера
+ IRQi
Каковы недостатки программно-управляемого способа передачи информации
+ Нерациональное использование мощности микропроцессора
Какие из перечисленных сигналов на шине ISA используются при обмене информации в режиме прямого доступа к памяти
+ DACKi
+ DRQi
Сколько внешних устройств может работать в режиме прямого доступа к памяти при каскадном включении двух контроллеров ПДП
+7
Каковы преимущества микропроцессорной системы, использующей сигналы IOR и IOW для обращения к внешним устройствам, по сравнению с системой, использующей сигналы MR и MW как для обращения к ОЗУ, так и для обращения к внешним устройствам
+Более надежная защита информации за счет разделения адресного пространства памяти и внешних устройств
+Увеличение доступного адресного пространства памяти
Сколько внешних устройств может работать в режиме прямого доступа к памяти при использовании одного контроллера ПДП
+4
Каковы функции чипсета
+Контроллер приоритетных прерываний
+Контроллер прямого доступа к памяти
+Мост шины PCI
+Контроллер оперативной памяти
Какие преимущества обеспечивает конвейерный принцип обработки информации при идеальном конвейере
+Уменьшение времени выполнения программы
+Повышение загрузки блоков микропроцессора
Чем определяется длительность такта работы микропроцессора при конвейерной обработке информации
+Длительностью самого длинного этапа выполнения команды при последовательной обработке
+ Имеющимися на данный момент технологическими возможностями производства микропроцессорных БИС
Каково время выполнения 20 команд в идеальном 5 ступенчатом конвейере при длительности такта 10 нс
+240 нс
Как называются конфликты в конвейере, возникающие при конвейеризации команд переходов
+ По управлению
Какие из действий не выделяются в пятиступенчатом конвейере в отдельный этап
+ Формирование признака результата
+Формирование адреса следующей команды
Чем характеризуется идеальный конвейер
+Отсутствием конфликтов
Каково время выполнения 10 команд в идеальном 5 ступенчатом конвейере при длительности такта 10 нс
+ 140 нс
Как называются конфликты в конвейере, возникающие в случаях, когда выполнение одной команды зависит от результата выполнения предыдущей команды
+ По данным
Какими средствами при конвейерной обработке информации обеспечивается повышение производительности работы микропроцессора
+ Совмещением выполнения различных этапов различных команд в различных блоках микропроцессора
Каково время выполнения 100 команд в идеальном 5 ступенчатом конвейере при длительности такта 10 нс
+1040 нс.
Как называются конфликты в конвейере, возникающие в том случае, когда аппаратные средства микропроцессора не могут поддерживать все возможные комбинации команд в режиме одновременного выполнения с совмещением
+Структурные
Каким образом, в основном, разрешаются конфликты типа RAW
+Методом продвижения данных
Как изменяется длительность такта при переходе от последовательного выполнения команд к конвейерному
+Увеличивается
Каковы причины возникновения структурных конфликтов в конвейере
+Недостаточное дублирование некоторых ресурсов
+Некоторые ступени отдельных команд выполняются более одного такт
Какова длительность выполнения 15 команд в идеальном 5 ступенчатом конвейере при длительности такта 10 нс
+190 нс
Какие конфликты по данным обусловлены чисто конвейерной организацией микропроцессора
+Чтение после записи RAW
РАЗДЕЛ Технология ММХ
Каковы основные особенности программ мультимедийной обработки
+Операции с высоким уровнем параллелизма
+Данные целого типа небольшой разрядности
+Короткие циклы с высоким коэффициентом повторяемости
Каковы основные черты MMX-технологии обработки данных
+Обработка данных по схеме SIMD
+Четыре новых типа данных
+57 новых команд
Какова схема обработки данных по технологии ММХ
+Одна команда-множество данных
Какова разрядность MMX-регистров
+64
Какие новые типы данных используют MMX-команды
+Несколько однотипных операндов упакованных в одно 64 разрядное слово
Как сказывается использование MMX-команд на работе конвейера микропроцессора
+Уменьшает количество конфликтов в конвейере
Раздел PENTIUM 4. РАЗВИТИЕ АРХИТЕКТУРЫ. АРХИТЕКТУРА EPIC. ITANIUM
Каковы основные черты микроархитектуры Pentium 4
+Использование гиперконвейера
+Усовершенствованный блок предсказания ветвлений
+Новая системная шина
+Работа арифметических и логических устройств на удвоенной тактовой частоте микропроцессора
+Размещение кэш-памяти второго уровня на кристалле микропроцессора
Чем характеризуются микропроцессоры с архитектурой EPIC
+Машинное представление команды содержит указание на выполнение нескольких команд, собранных таким образом, чтобы они не конфликтовали из-за аппаратных ресурсов
Каковы особенности работы АЛУ микропроцессора Pentium 4 по сравнению с Pentium III
+Работа на удвоенной тактовой частоте микропроцессора
Чем характеризуются микропроцессоры с архитектурой EPIC
+Большое количество регистров
+Применение предикатов
+Поиск взаимозависимостей между командами проводит компилятор
Каковы характеристики системной шины FSB микропроцессора Pentium 4
+Разрядность шины данных 64
+Разрядность шины адреса 36
+4 канала работы с внешней памятью на частоте 100 МГц каждый
Чем характеризуются микропроцессоры с архитектурой CMP
+На кристалле технологически формируется несколько микропроцессоров, которые работают как многопроцессорная система
Как изменилась глубина конвейера микропроцессора Pentium 4 по сравнению с Pentium III
+Значительно увеличилась
Укажите основные направления развития архитектуры современных микропроцессоров
+Многонитевая архитектура
+Многоядерная архитектура
+Использование явного параллелизма в системе команд
Каково назначение файла предикатов в микропроцессоре Itanium
+Указание на то, какой ветви программы принадлежит данная команда
Каковы основные достоинства архитектуры с явным параллелизмом в системе команд
+Упрощение архитектуры микропроцессора
+Сокращение времени анализа микропроцессором потока команд
+Расширенные возможности по поиску взаимозависимостей между командами на уровне всей программы
Каковы основные недостатки архитектуры с явным параллелизмом в системе команд
+При распараллеливании программы не учитывается реальный путь ее исполнения при конкретных исходных данных
+Усложнение отладки программы
+Сильная зависимость производительности микропроцессора от качества компилятора
Чем характеризуются микропроцессоры с архитектурой SMT
+Одновременно на исполнения могут запускаться команды из различных задач
Раздел ТРАНСПЬЮТЕРЫ. МНОГОПРОЦЕССОРНЫЕ ВЫЧИСЛИТЕЛЬНЫЕ СИСТЕМЫ
Что такое транспьютер
+Микропроцессор со встроенными средствами межпроцессорной коммуникации, предназначенными для построения многопроцессорных систем
Каковы основные черты систем с симметричной мультипроцессорной обработкой
+Все процессоры, составляющие систему, имеют равноправный доступ ко всему пространству оперативной памяти и ввода-вывода
Какой фирмой был разработан и запатентован первый транспьютер
+Фирма INMO
Каковы основные черты кластеров
+Система состоит из нескольких компьютеров, имеющих общие разделяемые ресурсы
Какие блоки входят в состав транспьютера
+Процессор целочисленной арифметики
+FPU
+ОЗУ
Каковы основные черты NUMA-систем
+Каждый процессор системы имеет свое пространство оперативной памяти и ввода-вывода, но с помощью специальной логики может обратиться к ресурсам любого другого узла
Какая из многопроцессорных вычислительных систем обладает наибольшей связностью общих ресурсов
+SM
Что входит в состав узла NUMA -системы
+Один или несколько процессоров
+Логика доступа к ресурсам других узлов
Из чего состоит узел кластера
+Серийно выпускаемый компьютер
Каковы особенности программирования MPP-систем
+При разработке программ используются специальные языки параллельного программирования
Каковы основные черты MPP-систем
+Система состоит из отдельных полностью независимых компьютеров, соединенных высокоскоростной магистралью или коммутатором
Каковы основные области применения кластеров
+Отказоустойчивые вычислительные системы
+Параллельная обработка общих баз данных
Какие средства используются для программирования транспьютера
+Язык программирования параллельных процессов Оккам
Какая из структур не относится к многопроцессорным и многомашинным вычислительным системам
+ITANIUM
Какова разрядность внешнего канала связи транспьютера
+По 1 разряду на ввод и вывод
Чем определяются основные ограничения на рост производительности SMP-систем
+Пропускной способностью магистрали
Сколько внешних каналов связи входит в состав транспьютера
+4
Какой из типов вычислительной системы обладает наименьшей связностью общих ресурсов
+Системы с массовой параллельной обработкой
Раздел Отладка МПС
Каковы основные особенности МПС как объектов контроля
+Высокая сложность БИС
+Малое число контрольных точек
+Неразделимость аппаратуры и ПО
+Необходимость одновременного контроля состояния большого количества точек на протяжении длительного времени
+Высокое быстродействие МПС
+Шинная организация
Какие особенности МПС способствуют упрощению процесса их отладки
+Способность к самоконтролю
+Стандартная форма электрических сигналов
Каковы особенности этапа разработки МПС
+Отсутствие отработанных тестовых программ
+Большая вероятность появления нескольких неисправностей одновременно
+Возможность появления ошибок проектирования
+Неопределенность причины отказа: ошибки в аппаратуре или ПО
Каковы требования к инструментальным средствам контроля и отладки МПС, применяемым на этапе разработки
+Возможность измерения аналоговых сигналов
+Возможность оперативной настройки на различные режимы работы
+Оперативность и наглядность представления результатов измерений
+Возможность работы с программным обеспечением
+Возможность работы с аппаратными средствами
Каковы требования к инструментальным средствам контроля и отладки МПС, применяемым при промышленном производстве
+Высокая автоматизация процесса контроля
+Высокая производительность контрольно-измерительной аппаратуры
Каковы особенности контроля работоспособности МПС в процессе эксплуатации
+Высокая автоматизация процесса контроля
+Портативность контрольно-измерительной аппаратуры
Укажите классические требования к микропроцессорам, имеющим RISC-архитектуру
+Любая команда должна выполняться за 1 такт
+Все команды должны иметь одинаковую длину
+Система команд должна быть ориентирована на применение эффективную трансляцию с языков высокого уровня
+ Обращение к памяти допускается только для записи и считывания информации
Сколько исполнительных устройств входит в состав каждого ядра микропроцессора Power4
+8
Укажите классические требования к микропроцессорам, имеющим RISC-архитектуру
+Любая команда должна выполняться за 1 такт
+Система команд должна содержать минимальное количество наиболее часто используемых инструкций
+Все команды должны иметь одинаковую длину
+Обработка данных выполняется только над операндами, находящимися во внутренних регистрах микропроцессора
Какие дополнительные возможности появились в микропроцессоре PowerPC 970 по сравнению с микропроцессором Power4
+Добавлена возможность обработки команд по схеме SIMD
Укажите модификации в RISC-архитектуре современных микропроцессорах по сравнению с классическими требованиями
+Результаты всех операций должны формироваться с темпом ОДИН РЕЗУЛЬТАТ ЗА ОДИН ТАКТ
+Команды должны иметь небольшое количество простых четко заданных форматов
Какие возможности в микропроцессоре PowerPC 970 сокращены по сравнению с микропроцессором Power4
+Отсутствует второе процессорное ядро
+Отсутствует контроллер кэш-памяти третьего уровня
+Сокращена кэш-память второго уровня
Какое развитие получила RISC-архитектура со времени своего возникновения
+Результат любая операция должен формироваться за 1 такт
+Расширение набора операций, входящих в состав системы команд
Какова длина конвейера микропроцессора Power4
+15
Какие структурные приемы используются в RISC-архитектуре для достижения максимальной производительности
+Полноразрядная обработка данных
+Конвейерная организация работы
+Суперскалярная структура
Какими аппаратными средствами обеспечивается поддержка RISC-архитектуры
+Большое количество внутренних регистров
+Большая емкость кэш-памяти
+Простейшие режимы адресации
+Трехадресная система команд
Какова главная особенность микропроцессора POWER 4
+Архитектура CM
+Интегрированные аппаратные средства для построения мультимикропроцессорной системы
Как распределяется кэш-память между ядрами микропроцессора Power4
+Общая на уровне L2
+Общая на уровне L3
Раздел Процессоры ЦОС
Для каких целей предназначены процессоры ЦОС
+Для обработки сигналов в реальном масштабе времени
Чем обусловлено введение в систему команд процессоров ЦОС команды умножения с накоплением
+Широким применением этой операции в преобразовании Фурье
Какие фирмы наиболее широко представлены на рынке процессоров ЦОС
+Motorola
+Texas Instrument
Какие операции относятся к цифровой обработке сигналов
+Прямое и обратное преобразование Фурье
+Вычисление корреляционной функции двух сигналов
Каковы особенности работы процессоров ЦОС
+Обработка больших объёмов данных в реальном масштабе времени
+Интенсивный обмен с внешними устройствами
Какие специализированные команды входят в состав системы команд процессоров ЦОС
+Умножение с накоплением
+Операции с битами адреса
Каковы особенности системы команд процессоров ЦОС
+Размещение операндов большинства команд в регистрах
+Наличие команд умножения с накоплением
+Наличие команд битовой арифметики
Зачем в систему команд большинства процессоров ЦОС введены команды работы с битами адреса
+Для повышения эффективности реализации быстрого преобразования Фурье
Какие операции относятся к цифровой обработке сигналов
+Прямое и обратное преобразование Фурье
+Вычисление корреляционной функции двух сигналов
Какие основные блоки входят в состав сигнального процессора TMS320F283
+Аппаратный умножитель
+Блок обработки чисел с плавающей запятой
+Аналого-цифровой преобразователь
2. 00 TURBO PRESS ЛАУРА
3. взрыв эмиграции из Ирландии в США вследствие картофельного голода ервая волна миграции 80е гг
4. ТЕМА 2- УЧЕБНИКОМ ПО ИСТОРИИ Антон Свешников Борьба вокруг школьных учебников истории в постсоветской Рос
5. лекция медицинских рефератов историй болезни литературы обучающих программ тестов1
6. Герой нашего времени начинает собой этап русского реалистического романа
7. на тему- ГОСУДАРСТВО И ПРАВО ДРЕВНЕГО РИМА Студент- Чурсина А
8. Слова Священного Корана для облегчения процесса изучения
9. Наряду с возможностью мыслить общение признано одним из высших благ дарованных человеку под беспроцентный
10. Общая характеристика теории государства и права
11. отраженные в бухгалтерском балансе основные фонды предприятия в денежном выражении
12. Вариант 6 КЕО учебной аудитории составляет 10
13. Петербургский национальный исследовательский университет информационных технологий механики и оптики Сп1
14. это тенденция характеризующая многие страны мира.html
15. Флетчер Джон
16. х гг XI в Вся история византийского искусства этого периода ~ это история того как художники стремились вы
17. е ГОДЫ XX в ВНУТРЕННЯЯ ПОЛИТИКА РОССИИ С конца 1991 г
18. Изобразительная деятельность дошкольников, ее использование в подготовке к обучению в школе
19. 1989-19980433 УКРАЇНСЬКОРОСІЙСЬКІ ВІДНОСИНИ У ПОЛІТИЧНІЙ ДІЯЛЬНОСТІ НАРОДНОГО РУХУ УКРАЇНИ 1989
20. ROM или в любой другой ОС семейства Unix