Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Вопросы
Ответы
Шифратор (кодер) преобразует сигнал на одном из входов в n-разрядное двоичное число. Функциональная схема шифратора, преобразующего десятичные цифры в 4-разрядное двоичное число, приведена на рисунке 1.33,а, а его условное обозначение – на рисунке 1.33,б. При появлении сигнала логической единицы на одном из десяти входов на четырех выходах шифратора будет присутствовать соответствующее двоичное число. Пусть сигнал логической единицы подан на вход 7. Тогда на выходах логических элементов DD1.1, DD1.2, DD1.3 будут сигналы логических единиц, а на выходе элемента DD1.4 – сигнал логического нуля. Таким образом, на выходах 8, 4, 2, 1 шифратора мы получим двоичное число 0111.
Дешифратор (декодер) преобразует код, поступающий на его входы, в сигнал только на одном из его выходов. Дешифратор n-разряд-ного двоичного числа имеет 2n выходов. Функциональная схема дешифратора на 16 выходов приведена на рисунке 1.34,а. По такой функциональной схеме построена микросхема К155ИД3. Условное обозначение этой микросхемы на принципиальных схемах приведено на рисунке 1.34,б. Для преобразования сигнала необходимо на входы V1 и V2 микросхемы подать сигналы логических нулей.
Пусть на входе дешифратора присутствует двоичное число 1111. В этом случае на всех пяти входах элемента DD1.15 будут сигналы логических единиц, а на выходе этого элемента будет логический нуль. На выходах всех остальных 15 элементов будут сигналы логических единиц. Если хотя бы на одном из входов V логическая единица, то единицы будут на всех 16 выходах
Мультиплексор - комбинационное цифровое устройство, которое обеспечивает передачу на единственный выход F одного из нескольких входных сигналов Dj в соответствии с поступающим адресным кодом Ai. При наличии n адресных входов можно реализовать M=2n комбинаций адресных сигналов, каждая из которых обеспечивает выбор одного из M входов. Чаще всего используются мультиплексоры «из 4 в 1» (n=2, M=4), «из 8 в 1» (n=3, M=8), «из 16 в 1» (n=4, M=16). Правило работы мультиплексора «из 4 в 1» можно задать таблицей истинности:
|
Входы |
Выход |
|
|
A1 |
A0 |
F |
|
0 |
0 |
D0 |
|
0 |
1 |
D1 |
|
1 |
0 |
D2 |
|
1 |
1 |
D3 |
Логическое выражение для выходной функции, заданной таблицей, можно записать в виде
.
В соответствии с полученной формулой для реализации мультиплексора можно использовать логические элементы И, ИЛИ, НЕ. Синтезированная структурная схема мультиплексора показана на рис. 4.13,а, а его условное графическое обозначение – на рис. 4.13,б.
а) б) Рис. 4.13.Структура и УГО мультиплексора «из 4 в 1».
Построение двоичных сумматоров обычно начинается с сумматора по модулю 2. На рисунке 1 приведена таблица истинности этого сумматора. Ее можно получить исходя из правил суммирования в двоичной арифметике. Предполагается, что читатель знаком с основами двоичной арифметики. Более подробно операции над двоичными числами будут рассмотрены позднее.
Рисунок 1. Таблица истинности сумматора по модулю 2
В соответствии с принципами построения произвольной таблицы истинности, рассмотренными в предыдущей главе, получим схему сумматора по модулю 2. Эта схема приведена на рисунке 2.
Рисунок 2. Принципиальная схема сумматора по модулю 2
Сумматор по модулю 2 (для двоичной арифметики его схема совпадает со схемой исключающего "ИЛИ") изображается на схемах как показано на рисунке 3.
Рисунок 3. Условно-графическое изображение схемы исключающего "ИЛИ"
Сумматор по модулю 2 выполняет суммирование без учета переноса. В полном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такой схемы, называемой полусумматором, приведена на рисунке 4.
Рисунок 4. Таблица истинности полусумматора
В соответствии с принципами построения произвольной таблицы истинности получим схему полусумматора. Эта схема приведена на рисунке 5.
Рисунок 5. Принципиальная схема, реализующая таблицу истинности полусумматора.
Полусумматор изображается на схемах как показано на рисунке 6.
Рисунок 6. Изображение полусумматора на схемах.
Схема полусумматора формирует перенос в следующий разряд, но не может учитывать перенос из предыдущего разряда, поэтому она и называется полусумматором. Таблицу истинности полного двоичного одноразрядного сумматора можно получить из правил суммирования двоичных чисел. Она приведена на рисунке 7. В обозначении входов использовано следующее правило: в качестве входов использованы одноразрядные числа A и B; перенос обозначен буквой P; для обозначения входа переноса используется буква I (сокращение от английского слова input – вход); для обозначения выхода переноса используется буква O (сокращение от английского слова output – выход).
Рисунок 7. Таблица истинности полного двоичного одноразрядного сумматора.
В соответствии с принципами построения принципиальной схемы по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора. Эта схема приведена на рисунке 8. Ее можно минимизировать, но это несколько усложняет принципы построения сумматоров, поэтому вопросы минимизации рассматриваться не будут.
Рисунок 8. Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора.
Полный двоичный одноразрядный сумматор изображается на схемах как показано на рисунке 9.
Рисунок 9 Условно-графическое изображение полного двоичного одноразрядного сумматора Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров для реализации четырехразрядного сумматора приведена на рисунке 10.
Рисунок 10. Принципиальная схема многоразрядного двоичного сумматора Одноразрядные сумматоры практически никогда не использовались, так как почти сразу же были выпущены микросхемы многоразрядных сумматоров. Полный двоичный четырехразрядный сумматор изображается на схемах как показано на рисунке 11.
Несколько триггеров можно объединить в регистр - узел для хранения чисел с двоичным представлением цифр разрядов. Основными видами регистров являются параллельные и последовательные (сдвигающие).
В параллельном регистре на тактируемых D-триггерах рисунок 1 код запоминаемого числа подается на информационные входы всех триггеров и записывается в регистр с приходом тактового импульса. Выходная информация изменяется с подачей нового входного слова и приходом следующего синхроимпульса. Такие регистры используют в системах оперативной памяти. Число триггеров в них равно максимальной разрядности хранимых слов.
Рисунок 1
Схема последовательного регистра и временная диаграмма, иллюстрирующая его работу, приведены на рисунке 2. По приходу тактового импульса С первый триггер записывает код X (0 или 1), находящийся в этот момент на его входе D, а каждый следующий триггер переключается в состояние, в котором до этого находился предыдущий. Так происходит потому, что записываемый сигнал проходит со входа D триггера к выходу Q с задержкой, большей длительности фронта тактового импульса (в течение которого происходит запись). Каждый тактовый импульс последовательно сдвигает код числа в регистре на один разряд. Поэтому для записи N-разрядного кода требуется N тактов. На диаграмме видно, что четырёх разрядное число 1011 было записано в соответствующие разряды регистра (1-Q4, 0-Q2, 1-Q2, 1-Q1) после прихода четвёртого тактового импульса. До прихода следующего тактового импульса это число хранится в регистре в виде параллельного кода на выходах Q4-Q1. Если необходимо получить последовательную информацию в последовательном коде, то её снимают с выхода Q4 в момент прихода следующих четырёх импульсов такой режим называется режимом последовательного считывания.
Очень удобны универсальные регистры, позволяющие производить как последовательную, так и параллельную запись и считывание. Такие регистры можно использовать в качестве преобразователя параллельного кода в последовательный и обратно. Например микросхема К155ИР1 - четырёх разрядный универсальный сдвиговый регистр рисунок 3. Регистр работает в режиме сдвига по тактовым импульсам, поступающим на вход С1, если на входе имеется напряжение низкого уровня. Вход V1 служит для ввода информации в первый разряд в этом режиме. Если же на входе V2 напряжение высокого уровня, то регистр производит параллельную запись информации со входов D1-D4 по импульсам синхронизации, поступающим на вход С2.
Рисунок 2Рисунок 3
Триггер – это электронное устройство, которое предназначается для записи и хранения информации. Обычно он имеет два выхода: прямой и инверсный; и некоторое количество входов, в зависимости от выполняемой задачи. Под действием входных сигналов, изменяется состояние выходов. Напряжение на выходах изменяется резко – скачкообразно. Информация может записываться в триггеры свободно (непрерывно), то есть при подаче сигналов на вход, состояние выхода меняется в реальном времени. Такие триггеры называются асинхронными. А может информация записываться, только когда активен синхронизирующий сигнал, при отсутствии положительного уровня напряжении на нем, информация на выходах измениться не может – синхронные (тактируемые) триггеры.
RS-триггер называется так из-за имен его входов: R – reset (сбросить) и S– set(установить). Он оснащен двумя входами, как говорилось, и двумя выходами: Q– прямой выход; и – инверсный.
Асинхронный RS-триггер можно реализовать на логических элементах двумя схемами (синий провод – «0», красный – «1»):
Рисунок 1 – Схема асинхронного RS-триггера на логических «2ИЛИ-НЕ» элементах
Первая схема реализована на двух логических ИЛИ-НЕ, по рисунку 1 рассмотрим принцип работы приведенного RS-триггера. В нулевой момент времени, когда ни на один вход (R и S) не подана логическая единица, прямой выход Q=0, соответственно, инверсный =1. Если на вход S подать напряжение, уровень которого будет соответствовать единице, то выход Q скачкообразно изменит свое значение на 1, а на 0. Это произойдет запись информации. Если убрать единицу с “Set”, тогда выходы не изменят свое состояние, останутся такими, какими были – проявление свойства памяти. При подаче положительного сигнала на вход сброса, то есть R=1, инверсный выход резко станет равен 1, а прямой Q – 0. В работе RS-триггера есть недостаток: существует запрещенная комбинация. Нельзя одновременно подавать единичные сигналы на оба входа, нормальная работа триггера в этом случае невозможна.
Рисунок 2 - Схема асинхронного RS-триггера на логических «2И-НЕ» элементах
Вторая схема воплощена с помощью двух логических элементов И-НЕ. Разница между ними заключается в том, что управление в прошлой схеме осуществлялось положительным сигналом (единицей), а в текущей активный уровень – ноль. Работают обе собранные схемы идентично, поэтому описание принципа действия вторая схема не требует.
Работу выше описанных устройств также иллюстрирует временная диаграмма:
Рисунок 3 – Временная диаграмма RS-триггера
По выше приведенному описанию работы триггера составим таблицу истинности («*» - невозможное состояние):
На схемах RS-триггер показывается как отдельное устройство, а не совокупность логических элементов, потому он имеет свое условное обозначение:
Рисунок 4 – Графическое обозначение асинхронного RS-триггера
Синхронный RS-триггер запоминает значения поданные на S или R вход, только при наличии единицы на С (Clock) сигнале – синхронизирующий или тактовый. Он позволяет избежать переходных процессов в схемах, а если быть точнее, переходных состязаний, когда один сигнал на вход может поступить раньше другого, и схема будет работать неправильно. Именно для этого предусмотрен синхронизирующий сигнал, который позволяет «включать» триггер в нужный нам момент времени.
Принцип действия синхронного RS-триггера легко понять по размещенному выше рисунку. Пока на вход С не подана единица, из-за наличия логических блоков ИЛИ, записываться сигналы с S или R входов не будут. При наличии 1 на входе С, работа синхронного триггера от асинхронного ничем не отличается. Составим таблицу истинности, где «крестиком» показывается невозможность записи сигнала, а «*» - запрещенная комбинация:
Графическое представление синхронного RS-триггера:
Микропроцессор — это центральный блок персонального компьютера, предназначенный для управления работой всех остальных блоков и выполнения арифметических и логических операций над информацией.
Микропроцессор выполняет следующие основные функции:
В состав микропроцессора входят следующие устройства.
1. Арифметико-логическое устройство предназначено для выполнения всех арифметических и логических операций над числовой и символьной информацией.
2. Устройство управления координирует взаимодействие различных частей компьютера. Выполняет следующие основные функции:
3. Микропроцессорная память предназначена для кратковременного хранения, записи и выдачи информации, используемой в вычислениях непосредственно в ближайшие такты работы машины. Микропроцессорная память строится на регистрах и используется для обеспечения высокого быстродействия компьютера, так как основная память не всегда обеспечивает скорость записи, поиска и считывания информации, необходимую для эффективной работы быстродействующего микропроцессора.
4. Интерфейсная система микропроцессора предназначена для связи с другими устройствами компьютера. Включает в себя:
К микропроцессору и системной шине наряду с типовыми внешними устройствами могут быть подключены и дополнительные платы с интегральными микросхемами, расширяющие и улучшающие функциональные возможности микропроцессора. К ним относятся математический сопроцессор, контроллер прямого доступа к памяти, сопроцессор ввода-вывода, контроллер прерываний и др.
Математический сопроцессор используется для ускорения выполнения операций над двоичными числами с плавающей запятой, над двоично-кодированными десятичными числами, для вычисления тригонометрических функций. Математический сопроцессор имеет свою систему команд и работает параллельно с основным микропроцессором, но под управлением последнего. В результате происходит ускорение выполнения операций в десятки раз. Модели микропроцессора, начиная с МП 80486 DX, включают математический сопроцессор в свою структуру.
Контроллер прямого доступа к памяти освобождает микропроцессор от прямого управления накопителями на магнитных дисках, что существенно повышает эффективное быстродействие компьютера.
Сопроцессор ввода-вывода за счет параллельной работы с микропроцессором значительно ускоряет выполнение процедур ввода-вывода при обслуживании нескольких внешних устройств, освобождает микропроцессор от обработки процедур ввода-вывода, в том числе реализует режим прямого доступа к памяти.
Прерывание — это временный останов выполнения одной программы в целях оперативного выполнения другой, в данный момент более важной. Контроллер прерываний обслуживает процедуры прерывания, принимает запрос на прерывание от внешних устройств, определяет уровень приоритета этого запроса и выдает сигнал прерывания в микропроцессор.
Важнейшими характеристиками микропроцессора являются:
Программа хранится в памяти машины. Обычно устройство управления выполняет команды в той последовательности, в какой оно выбирает их из памяти. Но как узнать, где находится команда, которую необходимо выполнить вслед за обрабатываемой?
Счетчик команд содержит адрес следующей команды, подлежащей обработке. Одной из составных частей цикла обработки команд устройством управления является определение адреса следующей команды. Когда обработка текущей команды завершена, производится выборка следующей команды из ячейки памяти, указанной в счетчике команд, и помещение ее в специальный регистр, регистр команд устройства управления. Затем производится замена содержимого счетчика команд на адрес «новой» следующей команды
Допустим, что мы имеем последовательность команд, расположенных в ячейках
100 102 106 112
При выполнении команды из ячейки 100 счетчик команд содержит число 102 (двоичную форму числа 102, если быть более точными). По окончании выполнения этой команды информация из ячейки 102 попадает в регистр команд, а 106 в двоичной форме — в счетчик команд. В некоторых случаях может возникнуть необходимость изменить нормальный порядок выполнения команд, определяемый их последовательным расположением в памяти, и перейти к некоторой команде не в порядке этой обычной последовательности. Результатом выполнения команды перехода является изменение содержимого счетчика команд. Таким образом, если в ячейке 106 содержится команда перехода в ячейку 100, то результатом ее выполнения будет занесение числа 100 в счетчик команд.
Логическими элементами компьютеров являются электронные схемы И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ и др. (называемые также вентилями), а также триггер.
С помощью этих схем можно реализовать любую логическую функцию, описывающую работу устройств компьютера.
Работу логических элементов описывают с помощью таблиц истинности.
D-триггер, также как и другие типы триггеров имеют два устойчивых состояния. D-триггеры имеет в своем составе два входа: информационный — D и вход синхронизации C, т.е. D-триггер всегда синхронный.Асинхронных D-триггеров не существует. Принцип работы D-триггера заключается в том, что при поступлении синхросигнала в триггер записывается значение, которое в этот момент установлено на информационном входе D. В другое время (при отсутствии синхросигнала) изменение значений на входе D никакого воздействия на состояние триггера не оказывает. Вот диаграмма работы D-триггера:Диаграмма работы D-триггера
D-триггер, как и RS-триггер так же может быть реализован на логических элементах. Пример реализации на элементах 2И-НЕ приведен ниже.
D-триггер на 2 элементах 2И-НЕ
Условное графическое обозначение (УГО) приведено ниже:
Транзисторно-транзисторная логика (ТТЛ, TTL) — разновидность цифровых логических микросхем, построенных на основе биполярных транзисторов и резисторов. Название транзисторно-транзисторный возникло из-за того, что транзисторы используются как для выполнения логических функций (например, И, ИЛИ), так и для усиления выходного сигнала. В базовом элементе транзисторно-транзиторная логика (ТТЛ) (рис. 3.12) функции диодов VD1 и VD2 выполняют эмиттеры многоэмиттерного транзистора, а роль диодов VD3 и VD4 – его коллекторный переход. Следовательно, схема ТТЛ выполняет ту же логическую операцию, что и схема ДТЛ, т. е. И–НЕ. Действительно, если на входе Х1 или Х2 действует сигнал низкого уровня (логический нуль), то в цепи протекает ток от источника питания Ек через резистор R1 и соответствующий открытый эмиттерный переход. Потенциал базы транзистора VT1 становится равным В. Этот потенциал распределяется Х1 примерно поровну между коллекторным переходом транзистора VT1 и эмиттерный переходом транзистора VT2. Поэтому напряжение Uбэ2 недостаточно для отпирания транзистора VT2 и на выходе схемы устанавливается высокий уровень напряжения (логическая единица). Если на входах Х1 и Х2 действует высокий уровень сигнала (логическая единица), то эмиттерные переходы транзистора VT1 заперты, ток течет от источника Ек через резистор R1 коллекторный переход VT1 и эмиттерный переход VT2. Потенциал базы транзистора VT2 становится равным В, а потенциал В. Транзистор VT2 отпирается и на выходе схемы устанавливается низкий уровень напряжения В.
Рис. 3.12
Cxeмa ТТЛ, сохраняя все достоинства схемы ДТЛ, имеет существенный выигрыш по площади. Поэтому эта схема в настоящее время практически вытеснила схемы ДТЛ и получила очень широкое распространение. Однако в рассмотренном варианте схема ТТЛ, несмотря на простую технологию, не получила широкого распространения из-за малой нагрузочной способности и низкого быстродействия. Действительно, при подключении к выходу схемы нескольких нагрузок в виде аналогичных схем вырастает нагрузочная емкость (показана пунктиром на рис. 3.12), а так как резистор R2 имеет достаточно большую величину, то вырастает постоянная времени заряда емкости СН (τ = CHR2) и быстродействие схемы падает. Для устранения этого недостатка в схемах ТТЛ вместо простого инвертора используют сложный инвертор (рис. 3.13) Транзистор VT2 в этой схеме выполняет роль фазорасщепителя, т. е. если потенциал точки «а» высокий, то точки «б» – низкий и наоборот. Так, например, если транзистор VT2 открыт, то через него протекает ток, потенциал точки «а» падает (возрастает падение напряжения на резисторе R2), а потенциал точки «б» возрастает (из-за роста напряжения на резисторе R3). С выходов каскада на транзисторе VT2 (точки «а» и «б») подаются управляющие сигналы, обеспечивающие противофазное включение транзисторов VТ3 и VT4 выходного каскада: если один из них открыт, то другой закрыт.
Рис. 3.13
Рассмотрим работу инвертора. Пусть на входе инвертора (на базе транзистора VT2 действует низкий уровень напряжения U0 (логический нуль). Транзистор VT2 закрыт, потенциал точки «а» высокий, а точки «б» – низкий, следовательно, транзистор VТ3 – закрыт, а VT4 – открыт. Нагрузочная емкость Сн быстро заряжается от источника Ек через резистор R4, открытый транзистор VT4 и диод VD1, устанавливается высокий уровень напряжения В (логическая единица). Сопротивление резистора R4 не велико (порядка 100 Ом). Он предназначен для ограничения тока в последовательной цепочке VT4–VD1–VТ3. Дело в том, что в моменты переключения схемы из одного состояния в другое оба транзистора VТ3 и VT4 открыты (один из них открывается, а другой не успевает закрыться), и чтобы предотвратить замыкание источника Ек на «землю» ставится ограничительный резистор R4.
Если на входе инвертора высокий уровень напряжения U1 (логическая единица), то транзистор VT2 открыт, VT4 – закрыт и VТ3 открыт. Емкость СН разряжается через открытый транзистор VТ3 и на выходе схемы формируется низкий уровень напряжения = 0,1 В (логический нуль). Диод VD1 обеспечивает надежное запирание транзистора VТ4 при открытом VТ3.
Существенное повышение быстродействия схем ТТЛ можно получить за счет применения транзисторов с барьером Шоттки, такие логические ИС называются ТТЛШ (tзд.р.ср= 1...2 нс, Рпот.ср= 10...20 мВт)
При построении счетчиков с произвольным коэффициентом пересчета K применяется метод исключения лишних состояний в двоичных счетчиках. Чтобы построить указанным методом счетчик с , используют двоичный счетчик с коэффициентом пересчета . Определив число лишних состояний , осуществляют их исключение с помощью схем управления, дополняющих двоичный счетчик. В зависимости от выбранного способа счета и, соответственно, функций, возлагаемых на схемы управления, можно выделить четыре варианта реализации способа исключения «лишних» состояний:
Таблица 2.40.
В качестве примера рассмотрим использование первого варианта при построении счетчика с . По заданному значению K из соотношения определяем минимальное число триггеров (разрядов) двоичного счетчика: . Построение таблицы переключений счетчика (табл.2.40) проведем с учетом использования части состояний триггеров последовательного счетчика при формировании сигнала начальной установки в случае перехода счетчика из состояния 111 в 000.
Кроме того, предусмотрим, чтобы сигнал установки формировался до начала появления следующего входного сигнала. Так как требуется прежде всего установить триггеры счетчика в начальное состояние, то используем DRS-триггеры (рис.2.28,а), причем первые три из них (–) образуют счетчики с последовательным переносом, а четвертый – – представляет собой формирователь импульса установки счетчика в исходное состояние (). Временные диаграммы работы такого формирователя даны на рис.2.28,б. Сигнал с выхода формирователя подается на установочные входы S тех триггеров счетчика, которым соответствует 1 в двоичном коде начального состояния счетчика. Очевидно, что при использовании первого варианта, схема двоичного счетчика может быть дополнена дешифратором (цифровой схемой сравнения), выходной сигнал которого при возникновении на его входе кода конечного состояния счетчика должен сформировать сигнал управления на входы R всех триггеров счетчика.
Рис.2.28. Счётчик с K = 5 (а) и
временные диаграммы сигналов триггера-формирователя (б).
Четвертый вариант построения счетчиков с произвольным коэффициентов пересчета проиллюстрируем на примере синтеза счетчика с параллельным переносом на D-триггерах. Задаваясь коэффициентом пересчета , определим требуемое минимальное число триггеров двоичного счетчика: из соотношения . Выбирая первые пять строк из таблицы переключений суммирующего 3-разрядного счетчика, получим таблицу переключений искомого счетчика (табл.2.41,а). По этой таблице с учетом правил работы D-триггера составим таблицу истинности для сигналов на D-входах триггеров (табл.2.41,б). С помощью карт Карно (табл.2.42) получим структурные формулы для
,
,
и структурную схему счетчика (рис.2.29). Поскольку исключен ряд состояний двоичного счетчика, то необходимо при включении счетчика обеспечить его установку в одно из используемых состояний.
Таблица 2.41
Таблица 2.42
Рис.2.29. Схема счётчика с использованием обратных связей между разрядами.
Диодно-транзисторная логика (ДТЛ), англ. Diode–transistor logic (DTL) — технология построения цифровых схем на основе биполярных транзисторов, диодов и резисторов. Своё название технология получила благодаря реализации логических функций (например, 2И) с помощью диодных цепей, а усиления и инверсии сигнала — с помощью транзистора. Схема базового элемента диодно-транзисторной логики (ДТЛ) приведена на рис. 3.11.
В схеме ДТЛ можно выделить две последовательно включенные функциональные части: в первой – входные сигналы Х1, и Х2 подаются на диодный элемент (диоды VD1 и VD2 и резистор R1), выполняющий операцию И; вторая часть, выполненная на транзисторе VT1, представляет собой инвертор. Таким образом, в схеме раздельно выполняются логические операции И и НЕ и, следовательно, она реализует логическую операцию 2И-НЕ (число 2 означает количество входов ЛЭ).
Рис. 3.11
Диоды смещения VD3 и VD4 выполняют роль элемента связи между двумя частями схемы и повышают помехоустойчивость схемы.
Если на один из входов Х1, и Х2 подан сигнал , то один из диодов открыт и в схеме течет ток источника Ек через резистор R1 и открытый диод. При этом в точке А установится потенциал В, недостаточный для отпирания двух последовательно включенных диодов VD3 и VD4 и ЭП транзистора. В результате транзистор VT1 будет закрыт и на выходе схемы установится напряжение , соответствующее логической единице. Такое состояние схемы будет до тех пор, пока на оба входа Х1, и Х2 не будет подан высокий уровень сигнала (логическая единица). В этом случае диоды VD1 и VD2 закрываются, потенциал точки А увеличивается и становится достаточным для открывания диодов VD3 и VD4 и в цепи течет ток от источника Ек через резистор R1, диоды VD3 и VD4 в базу транзистора VT1. В результате транзистор VТ1 открывается и на выходе схемы устанавливается низкий уровень напряжения В (логический нуль), следовательно, в схеме ДТЛ выполняется операция И–НЕ. Резистор Rз служит в данной схеме для того, чтобы создать цепь рассасывания накопленного в базе транзистора VT1 заряда (при переключении VT1 из открытого состояния в закрытое). В некоторых случаях резистор Rз соединяется не с землей, а с источником отрицательного напряжения Е ≈ -2 В, для того чтобы обеспечить более быстрое рассасывание базового заряда и уменьшить время задержки сигнала.
Логические элементы ДТЛ обладают высоким быстродействием и большим логическим перепадом . Отсутствие конденсаторов и высокоомных резисторов делает схемы ДТЛ удобными в микроэлектронном исполнении. Чаще всего они реализуются в виде гибридных ИС. Что касается полупроводниковых ИС, то схема ДТЛ обладает существенным недостатком большое количество диодов, а каждый диод – это транзистор в диодном включении. Каждый такой транзистор нуждается в изолирующем кармане и поэтому площадь, занимаемая схемой на подложке, оказывается очень большой. Отсюда появилась идея заменить совокупность логических диодов (VD1 и VD2) и диодов VD3 и VD4 одним многоэмиттерным транзистором, выполненным в одном изолирующем кармане. Таким образом был осуществлен переход к одному из самых распространенных семейств логических ИС – схемам транзисторно-транзисторной логики (ТТЛ).
чПрограмма состоит из машинных команд. Программа загружается в оперативную память компьютера. Затем программа начинает выполняться, то есть процессор выполняет машинные команды в той последовательности, в какой они записаны в программе.
Для того чтобы процессор знал, какую команду нужно выполнять в определённый момент, существует счётчик команд – специальный регистр, в котором хранится адрес команды, которая должна быть выполнена после выполнения текущей команды. То есть при запуске программы в этом регистре хранится адрес первой команды. В процессорах Intel в качестве счётчика команд (его ещё называют указатель команды) используется регистр EIP (или IP в 16-разрядных программах).
Счётчик команд работает со сверхоперативной памятью, которая находится внутри процессора. Эта память носит название очередь команд, куда помещается одна или несколько команд непосредственно перед их выполнением. То есть в счётчике команд хранится адрес команды в очереди команд, а не адрес оперативной памяти.
Цикл выполнения команды – это последовательность действий, которая совершается процессором при выполнении одной машинной команды. При выполнении каждой машинной команды процессор должен выполнить как минимум три действия: выборку, декодирование и выполнение. Если в команде используется операнд, расположенный в оперативной памяти, то процессору придётся выполнить ещё две операции: выборку операнда из памяти и запись результата в память. Ниже описаны эти пять операций.
Суммируем полученные знания и составим цикл выполнения команды:
Это упрощённый цикл выполнения команды. К тому же действия могут отличаться в зависимости от процессора. Однако это даёт общее представление о том, как процессор выполняет одну машинную команду, а значит и программу в целом.
Устройство называют комбинационным, если его выходные сигналы в некоторый момент времени однозначно определяются входными сигналами, имеющими место в этот момент времени.
Комбинационные цифровые устройства (КЦУ) не содержат элементов памяти. Простейшим КЦУ является конъюнктор.
В процессе проектирования любого устройства приходится выполнять ряд действий, которые могут быть отнесены к задачам синтеза.
Синтез КЦУ предусматривает построение структурной схемы устройства, т. е. определение состава необходимых логических элементов и соединения между ними, при которых обеспечивается преобразование входных цифровых сигналов в выходные в соответствии с заданными условиями работы устройства. В процессе синтеза обычно подразумевается необходимость минимизации затрат на реализацию устройства.
Рассмотрим поэтапный синтез КЦУ с одним выходом.
Этап 1. Запись условий функционирования КЦУ. Как отмечалось ранее, эти условия могут быть заданы словесно, с помощью таблиц истинности или булевых выражений. Например, требуется синтезировать на элементах И — НЕ КЦУ на три входа, выходной сигнал которого совпадает с большинством входных сигналов (мажоритарный элемент). Это словесное описание условий функционирования требуемого КЦУ. Ему соответствует таблица истинности:
Этап 2. Запись и минимизация булева выражения обычно производится на основе таблиц истинности. Если условия на этапе 1 заданны словесно, то на их основе предварительно составляется таблица истинности. Если булево выражение уже имеется на этапе 1, то выполняется его минимизация. В процессе минимизации широко используется преобразования с помощью соотношения булевой алгебры.
По таблице истинности записываем булево выражение (логическую функцию):
y=x3•x2•x1+x3•x2•x1+x3•x2•x1+x3•x2•x1
Минимизацию логической функции осуществим с использованием основных теорем алгебры логики.
Добавим к данной функции два слагаемых, которое уже есть в данной функции, используя правило: х + х + х = х.
y=x3•x2•x1+x3•x2•x1+x3•x2•x1+x3•x2•x1+x3•x2•x1+x3•x2•x1 Применим метод склеивания: х1 • x2 + x1•x2 = x2
y = x2•x1 + x3•x1 + x3•x2
В результате получили упрощённое минимизированное выражение.
Этап 3. Запись минимизированной структурной формулы в заданном базисе. Так как реализация КЦУ на ИС предусматривает широкое использование элементов И — НЕ, ИЛИ — НЕ, И — ИЛИ — НЕ, то часто возникает необходимость соответствующих преобразований структурных формул с учётом заданной элементной базы.
Для перехода к заданному базису И — НЕ поставим два знака инверсии над правой частью формулы и применим к ней правило де Моргана. В результате получим структурную формулу в следующем виде:
Этап 4. составления структурной схемы, т. е. изображения нужных логических элементов и связей между ними.
Структурная схема синтезированного КЦУ приведена на рисунке:
При построении сложных устройств широко применяются не только отдельные логические элементы, реализующие элементарные булевы функции, но и их комбинации в виде типовых структур, выполняемых как единое целое в виде интегральных микросхем. На входе таких структур могут подаваться информационные логические сигналы и сигналы управления. Последние могут определять, например, порядок передачи информационных входных сигналов на выход или играть роль сигналов синхронизации. Во многих случаях, особенно при использовании в устройствах выходных цепей с тремя состояниями, в качестве сигналов синхронизации выступают сигналы " Выбор микросхемы" (CS). Наличие активного значения такого сигнала управления (в одних микросхемах это логический нуль, в других — логическая единица) разрешает устройству выполнение заданных функций, отсутствие его переводит схему в " невыбранное" состояние, при котором она обрабатывает информацию, а её выходы отключены от нагрузки. Внутренняя структура КЦУ часто приводится в справочниках. Для разработчика важно знать таблицу истинности, принцип преобразования входных сигналов в выходные.
Для повышения быстродействия счетчики выполняются синхронными с параллельным переносом (или параллельными). Их особенность заключается в том, что выходы всех предшествующих разрядов соединяются с входами триггера последующего разряда, поэтому длительность переходного процесса определяется только длительностью переходного процесса одного разряда и не зависит от количества триггеров.Отсюда следует, что параллельные счетчики – синхронные.Структура параллельного счетчика не столь очевидна, как структура последовательного счетчика, и для ее выявления необходима определенная процедура синтеза.В качестве примера синтезируем двоичный параллельный счетчик с K сч. = 8.
Структурная схема регистра этого типа представлена на рис. 47.
Рис. 47. Структура параллельного регистра
Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах A при поступлении определенного уровня (С = 0 или С = 1) или фронта синхросигналов. В качестве разрядов регистра памяти используются синхронизируемые D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры, если информация поступает в виде парафазных сигналов (рис. 48)
а б Рис. 48. Регистры памяти: а – однофазный; б – парафазный
Предварительная очистка регистра производится с помощью асинхронных входов Rа установки триггеров в нулевое состояние.
Как говорилось ранее, в динамическом ОЗУ функции элемента памяти выполняет кондер. Информация представляется электрическим зарядом, к примеру, если есть заряд на кондере, значит в элемент памяти записана лог. 1, нет заряда - лог. 0. Ну а поскольку время сохранения на кондере заряда ограничено (вследствие утечки), необходимо периодически восстанавливать записанную информацию. Этот процесс красиво зовется регенерацией. Помимо этого, для динамического ОЗУ требуется синхронизация, обеспечивающая последовательность включений функциональных узлов.
Для реализации элемента памяти динамического ОЗУ широко применяется схема, показанная на рисунке 3.
Рис. 3 - Элемент памяти динамического ОЗУ
Выбор элемента памяти производится сигналом лог. 1 на шине строки. Транзистор VT2 открывается и соединяет кондер С1 с шиной столбца. РШ - разрядная шина. Предварительно через транзистор VT1, который открывается сигналом "Такт (С)", заряжается емкость Сш до напряжения U0. Емкость Сш должна значительно превышать емкость С1.
Элемент памяти динамического ОЗУ проще, чем статического, поэтому объем памяти в динамических ОЗУ выше, чем в статических. Соответственно, при большой разрядности адреса его делят на две части. Первая называется RAS, что по-буржуйски означает row access signal - сигнал выборки строки, вторая - CAS, на буржуйском означающая column access signal - сигнал выборки столбца. Сигналы RAS и CAS сдвинуты друг относительно друга во времени, сигнал разрешения записи WR должен появляться при введении обеих частей адреса. Одновременно с WR вводится информационный сигнал. В режиме считывания информационный сигнал появляется на выходе с некоторой задержкой, относительно сигнала CAS.
На последок табличка с обозначением сигналов микросхем памяти:
|
Сигнал |
Обозначение |
|
Адрес |
А |
|
Тактовый сигнал |
С |
|
Строб адреса столбца |
CAS |
|
Строб адреса строки |
RAS |
|
Выбор микросхемы |
CS |
|
Разрешение |
CE |
|
Запись |
WR |
|
Считывание |
RD |
|
Запись-считывание |
W/R |
|
Разрешение записи |
WE |
|
Разрешение по выходу |
OE |
|
Данные (информация) |
D |
|
Входные данные |
DI |
|
Выходные данные |
DO |
|
Адрес, данные; вход, выход |
ADIO |
|
Данные вход, выход |
DIO |
|
Регенерация |
REF |
|
Программирование |
PR |
|
Стирание |
ER |
|
Напряжение питания |
Ucc |
|
Напряжение программирования |
UPR |
|
Общий вывод |
OV |
Постоянные запоминающие устройства (ПЗУ) предназначены для хранения информации, например, таблиц, программ, каких-либо констант. Информация в ПЗУ хранится при отключенном источнике питания, т. е. ПЗУ являются энергонезависимыми микросхемами памяти и работают только в режиме многократного считывания информации.
По способу занесения информации в ПЗУ (программирования) их делят на 3 группы:
В однократно программируемых ПЗУ вместо элемента памяти, как в ОЗУ, ставится перемычка между шинами в виде пленочных проводников, диодов, транзисторов. Наличие перемычки соответствует лог. 1, ее отсутствие - лог. 0 или наоборот. Процесс программирования таких ПЗУ заключается в пережигании ненужных перемычек и поэтому в дальнейшем ПЗУ такого рода программировать нельзя.
В ЭВМ на ряду с параллельным используется также последовательный способ представления двоичной информации, при котором код числа передается по одному каналу последовательно разряд за разрядом в дискретные моменты времени, задаваемые синхроимпульсами. Для приема и выдачи чисел, представленных в последовательном коде, и используются регистры последовательного действия, основу которых составляют регистры сдвига. Регистр сдвига осуществляет операцию сдвига записанного в него двоичного числа влево или вправо на один или несколько разрядов при подаче специального управляющего сигнала «сдвиг». Рассмотрим синтез двухразрядного сдвигающего регистра на D-триггерах. Регистр должен работать следующим образом: в момент прихода синхронизирующего сигнала С число сдвигается в регистре вправо на один разряд. При этом разряды числа, сдвигаемые вправо, поступают на выход регистра, а в освобождающиеся слева разряды вводятся разряды числа, поступившего в последовательном коде на его вход. Имеем следующую кодированную таблицу переходов и функции возбуждения (таблица выходов не строится, ибо выходами регистра являются выходы самих триггеров).
Кодированная таблица переходов и функций возбуждения:
Используя диаграммы Вейча, получаем следующие минимальные дизъюнктивные нормальные формы функций возбуждения триггеров:
Отсюда получаем следующую схему сдвигающего регистра (рис.8.2). С целью устранения гонок и неустойчивых состояний используются двухступенчатые D-триггера.
Рис. 8.3
Аналогично строится и n-разрядный регистр сдвига, который содержит n последовательно соединенных D-триггеров, причем вход первого триггера является входом регистра. По приведенной методике можно построить регистр сдвига информации влево или вправо и на другой элементной базе, например на RS или JK триггерах. Заметим, что в случае сдвига информации, хранящейся в регистре, и отсутствии входного сигнала, в освобождающиеся разряды регистра вводятся нули. Например, регистр сдвига вправо на один разряд на синхронных JK триггерах имеет вид (рис. 8.4). Если в такой регистр занести число в параллельном коде, а потом осуществлять сдвиг этого числа вправо на один разряд, то число, первоначально представленное в параллельном коде, будет преобразовано в последовательный код.
Рис. 8.4
После n сдвигов в регистр будет находиться код нуля. Если схему регистра дополнить схемой ввода информации, то такой регистр может осуществить преобразования числа из последовательного кода в параллельный (рис.8.5):
Рис. 8.5
Заполнение регистра в этом случае будет происходить в течение n тактов, после чего число, находящееся в регистре, может быть прочитано в параллельном коде. Цепи ввода и вывода числа в такой регистр в параллельном коде такие же, как и у параллельного регистра. Регистр сдвига на функциональных схемах обозначается следующим образом (рис. 8.6):
Рис. 8.6
Для указания направления сдвига используется стрелка: сдвиг в сторону старших разрядов, ¬ сдвиг в сторону младших разрядов.
На рисунке 1 показана структура статического запоминающего устройства.
Рис. 1 - Структура статического ОЗУ
ЭП - это элемент памяти. Еще его называют запоминающим элементом (ЗЭ). Все эти элементы памяти заключены в матрице накопителя. Число элементов равно 2n, где n - целое число. Каждый конкретный ЭП хранит один бит информации и имеет свой адрес, задаваемый n-разрядным двоичным кодом. Для удобства адрес разбивают на две части (обычно одинаковые) - адрес строки и адрес столбца. В итоге получается прямоугольная матрица, содержащая 2k строк и 2m столбцов. Всего элементов памяти будет 2k+m. Поскольку число строк и число столбцов значительно больше, чем разрядность двоичного числа, между адресными входами и матрицей элементов памяти ставят дешифраторы, на рисунке обозначенные как дешифратор строк и дешифратор столбцов. Иногда в структуре микросхем ОЗУ между дешифратором столбцов и матрицей накопителя изображают ключи выбора столбцов.
Рассмотрим один из вариантов исполнения элемента памяти статического ОЗУ. Вот схемка:
Рис. 2 - Элемент памяти статического ОЗУ
Собственно элементом памяти является D-триггер, находящийся на пересечении i-й строки и j-го столбца. Для уменьшения количества выводов микросхем ОЗУ совмещают входы и выходы в них. Поэтому на схеме введен еще и электронный ключ SW. При уровнях лог. 1 на линиях i и j и при подаче сигнала разрешения записи WR=1 (от буржуйского write - записывать), в триггер записывается информация, которая поступает на вход D. При этом шина Вх./Вых. оказывается подключенной к D входу триггера через электронный ключ SW и выполняет функции входа, при снятии сигнала WR ключ подключает к шине Вх./Вых. выход триггера, и эта шина выполняет функции выхода.
Если оператива одноразрядная, то шина Вх./Вых. будет общей для всех элементов памяти. Но чаще оперативы многоразрядные и в этом случае на каждой паре линий строка-столбец располагается по n триггеров и n ключей, где n-число разрядов, а элемент "И" при этом остается один. Естественно, что каждый из ключей подключается к своей шине Вх./Вых.
Помимо режимов записи и считывания, которые определяются потенциалом на входе WR, существует режим хранения данных, в котором запись и считывание запрещены. Режим хранения имеет двоякий смысл. Во-первых, если в устройстве много микросхем ОЗУ, что характерно, то запись или считывание ведется по одной микросхеме, остальные в этом случае должны быть отключены. Во-вторых, в режиме хранения данных энергопотребление намного меньше, чем в режиме записи и считывания (рабочий режим). Для перевода оперативы в режим хранения используется сигнал CS, по-буржуйски crystal selection - выбор кристалла. Обычно для перевода в режим хранения на вход CS подается уровень лог. 1, для перевода в рабочий режим - лог. 0.
Посмотрим на структуру масочного ПЗУ с матрицей 32х32 на биполярных транзисторах:
Рис. 1 - Структура масочного ПЗУ (32х32)
Матрица состоит из 32-х транзисторов по числу строк (0-i-32), каждый из которых имеет 32 эмиттера по числу столбцов. Коллекторы всех транзисторов соединены с шиной питания (Ucc). Базы транзисторов образуют строки матрицы. Эмиттеры либо имеют соединение с разрядной шиной (цифиря 1 и черный кружочек), либо не имеют (0 и пустой кружок). Разрядные шины разделены на 4 группы по 8 (4х8=32). Каждая из 4-х групп замыкается на селектор MS1-MS4, который под управлением сигналов с выходов дешифраторов столбцов (DCY) выбирает из 8-ми одну и коммутирует ее на выходы. Выходные усилители считывания стробируются сигналами CS1, CS2. Выборку 4-х разрядного слова осуществляется 8-ми разрядным кодом адреса. Выбранное слово поступает на выход при CS1=CS2=0. Поскольку схема соединений и пороговые напряжения транзисторов не зависят от режима работы микросхемы, она обладает свойством энергонезависимости. Информация, находящаяся в ПЗУ называется прошивкой.
35. 2.1.3. Синхронные триггеры
Синхронный одноступенчатый RS-триггер отличается от асинхронного наличием С-входа для синхронизирующих (тактовых) импульсов. Синхронный триггер состоит из асинхронного RS-триггера и двух логических элементов на его входе. Рассмотрим работу триггера, построенного на элементах И–НЕ (рис. 2.2, a).
При С = 0 входные логические элементы 1 и 2 блокированы: их состояния не зависят от сигналов на S- и R-входах и соответствуют логической 1, т. е. q1 = q2 = 1. Для асинхронного RS-триггера на элементах И–НЕ такая комбинация входных сигналов является нейтральной, поэтому триггер находится в режиме хранения записанной информации.
При С = 1 входные логические элементы открыты для восприятия информационных сигналов и передачи их на входы асинхронного RS-триггера. Таким образом, синхронный триггер при наличии разрешающего сигнала на S-входе работает по правилам для асинхронного триггера.
Временные процессы в триггере при его переключении из нулевого состояния в единичное иллюстрируются диаграммами на рис. 4.13, в, на которых обозначено: t1, t2, t3, t4 – задержки переключения соответствующих логических элементов; t' с, t" с – длительности тактовых импульсов и пауз между ними.
Из диаграмм следует, что минимальный период повторения тактовых импульсов равен 4tзд.р,ср, а наибольшая частота F = 1/4tзд.р,ср.
Синхронные RS-триггеры строятся и на логических элементах ИЛИ–НЕ (рис. 2.2), И–ИЛИ–НЕ и их сочетаниях.
Синхронный двухступенчатый RS-триггер состоит из двух синхронных одноступенчатых RS-триггеров (рис. 2.3), управляемых разными фазами тактового сигнала
Рис. 2.2. Синхронный RS-триггер: а – на логических элементах И–НЕ; б – условное обозначение; в – временные диаграммы; г – RS-триггер на логических элементах ИЛИ-НЕ; д – условное обозначение RS-триггера
При С = 1 производится запись информации в триггер первой ступени. В это время триггер второй ступени заблокирован нулевым уровнем сигнала и на его С-входе благодаря наличию инвертора, через который тактовый сигнал поступает на вход второй ступени.
При С = 0 первая ступень блокируется, а вторая открывается.
Информация переписывается из первой ступени во вторую и появляется на выходе триггера. Двухступенчатая структура триггера на его условном обозначении отображается двумя буквами Т.
Минимальный период и максимальная частота повторения тактовых импульсов равны:Тс = 7tзд.р.ср; F = 1/Тс.
Другой вариант построения двухступенчатых триггеров с запрещающими связями между основной и вспомогательной ступенями приведен на рис. 2.3, б.
В триггере с запрещающими связями во время действия тактового импульса С = 1 информация записывается в основную ступень. Одновременно с выводом первых логических элементов на вход вспомогательной ступени запрещающие сигналы, блокирующие перезапись информации из основной ступени во вспомогательную.
При С = 0 эта блокировка снимается и информация появляется на выходе второй ступени.
Рис. 2.3. Двухступенчатый RS-триггер: а – с дополнительным инвертором; б – с запрещающими связями
36,38,40… Постоянные запоминающие устройства (ПЗУ) (Read Only Memory (ROM)). ROM – это память, предназначенная только для чтения. Специальное запоминающее устройство, в которое при его изготовлении навсегда записаны определенные неизменяемые данные. Эти данные в последующем невозможно ни стереть, ни изменить, их можно только считывать, так как ПЗУ не способно выполнять операцию записи. Такая память обычно выполняется на микросхемах или лазерных дисках (CD – ROM) и предназначена для хранения данных,.
Все постоянные запоминающие устройства можно разделить на три типа:
1. Однократно программируемые на заводе – изготовителе (ROM).
В качестве элементов памяти имеют набор плавких перемычек, которые в процессе программирования пережигаются импульсами тока.
2. Однократно программируемые пользователем (Programming ROM).
В качестве элементов памяти имеют набор плавких перемычек, которые в процессе программирования пережигаются импульсами тока. Отличие от ROM заключается лишь в том, что пережигание перемычек осуществляется не изготовителем, а пользователем. Для этого в структуре микросхемы предусмотрены специальные устройства, стоящие на выходах и обеспечивающие формирование тока программирования. Микросхемы ППЗУ выпускаются с целыми металлопленочными перемычками из легкоплавкого материала (например, нихрома) с низким сопротивлением. Процесс программирования состоит в пережигании этих перемычек. Для программирования ППЗУ, у которых в исходном состоянии записаны лог. 0, необходимо подвести код адреса программируемого элемента и подать на выход, к которому этот элемент памяти относится, одиночный импульс напряжения. При этом через перемычку протекает ток, достаточный для ее пережигания. Пережигать одновременно можно только одну перемычку. На остальные выводы микросхемы ППЗУ должны быть поданы уровни лог. 0. Далее задается следующий адрес и процесс повторяется. Это обобщенный вид процесса программирования. Для программирования микросхем ППЗУ, у которых в исходном состоянии записаны лог. 1, необходимо на выводы подать лог. 1, а на выход, к которому относится элемент памяти, подать лог. 0.
37,39,41…. 2.1.2. Асинхронные триггеры
Асинхронные RS-триггеры имеют два информационных входа: вход S для установки 1, вход R для установки 0 и два выхода: прямой и инверсный .
Состояние триггера характеризуется сигналом на прямом выходе и определяется комбинацией входных сигналов. Например, для установки триггера в состояние 1, т. е. для записи в него 1, необходимо на его входы подать такую комбинацию сигналов, при которой на прямом выходе сигнал будет иметь уровень логической 1, т. е. = 1, = 0.
Асинхронный RS-триггер обычно строится на двух логических элементах И–НЕ либо ИЛИ–НЕ, охваченных перекрестными обратными связями
(рис. 2.1). На временных диаграммах отражена задержка срабатывания триггера, величина которой зависит от быстродействия логических элементов.
Рис. 1.1. Асинхронный RS-триггер: а – на логических элементах ИЛИ-НЕ; б – на логических элементах И–НЕ
Таблица 2.1
Таблица функционирования RS-триггера
|
Sn |
Rn |
Qn |
Qn+1 |
Режим |
|
0 |
0 |
0 |
0 |
Хранение |
|
0 |
0 |
1 |
1 |
|
|
1 |
0 |
0 |
1 |
Установка 1 |
|
1 |
0 |
1 |
1 |
|
|
0 |
1 |
0 |
0 |
Установка 0 |
|
0 |
1 |
1 |
0 |
|
|
1 |
1 |
0 |
- |
Запрещено |
|
1 |
1 |
1 |
- |
Если обозначить состояние триггера в момент изменения входных сигналов индексом n, а после переключения – индексом n-1 то закон функционирования триггера может быть описан табл. 2.1.
Как следует из табл. 2.1, при комбинации S = 1, R = 0 в триггер записывается 1 независимо от предыдущего состояния. При другом наборе входных сигналов S = 0, R = 1 триггер устанавливается в 0. Комбинация S = R = 0 является нейтральной, поскольку при ней имеет место режим хранения записанной ранее информации.
При нейтральной комбинации сигналов на информационных входах триггер может находиться в одном из состояний устойчивого равновесия = 1, = 0 или = 0, = 1 сколь угодно долго. Комбинация S = R = 1 является запрещенной, так как она приводит к нарушению закона работы триггера и неопределенности его состояния. Действительно при указанной комбинации входных сигналов на обоих выходах триггера устанавливается 0. Это состояние не является состоянием устойчивого равновесия и может быть обеспечено только воздействием сигналов. Если затем на входы будет подана нейтральная комбинация сигналов, триггер перейдет в одно из состояний устойчивого равновесия, но предугадать это новое состояние триггера невозможно, поскольку обычно разброс временных параметров логических элементов триггера неизвестен. Для триггера на элементах И–НЕ управляющим действием обладают нулевые уровни информационных сигналов, а не единичные, как в рассмотренном случае. Поэтому информационные выходы и соответствующие сигналы таких триггеров обозначаются как инверсные (рис. 2.1, б). Закон функционирования RS-триггера на элементах И–НЕ описывается табл. 2.2, которая в отличие от табл. 2.1 приведена в сокращенной форме записи.
|
Из табл. 2.2 следует, что комбинация является запрещенной, а комбинация нейтральной. Следовательно, если для триггера на элементах ИЛИ–НЕ единичные сигналы на обоих информационных входах запрещены, то для триггера на элементах И–НЕ они разрешены и образуют нейтральную комбинацию. Нулевые сигналы на обоих входах триггера на элементах ИЛИ–НЕ составляют нейтральную комбинацию, а для триггера на элементах И–НЕ они запрещены. Указанные особенности триггеров на разных логических элементах следует учитывать при их применении в цифровых узлах. Быстродействие асинхронного RS-триггера определяется задержкой установления его состояния tт, которая равна сумме задержек распространения сигнала через логические элементы: . |
Разновидность программируемого ПЗУ, в котором возможно только однократное программирование. Как правило однократность программирования заключается в том, что возможно технически каждый бит данных изменить из исходного состояния (обычно «1») в противоположное, «запрограммированное» («0») но не в обратную сторону.
Однократно программируемое ПЗУ может запрограммировать сам пользователь с помощью специальной установки — программатора. Изменить эту информацию и заменить ее другой нельзя.