Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
48. Архітектура процесорів 7го покоління
Архітектури мікропроцесорів, що розглядались раніше, мають ряд недо ліків, зокрема, обмеження продуктивності, яка їм органічно властива. Для її підвищення процесор повинен досягати відповідної швидкодії і виконувати при цьому якомога більше команд за один такт. Це можливо при реалізації паралельних обчислень.
Взагалі, підвищенню ступеня паралелізму заважає послідовна природа комп'ютерних програм і наявність в них розгалужень. Можливості процесо ра можуть бути також обмежені за причиною асинхронного обміну даними з оперативною чи кеш-пам'яттю. Для подолання цих обмежень необхідні ра дикальні зміни архітектури сучасних комп'ютерів. Над розробкою нової ар хітектури сьогодні працюють спільно корпорації Intel І Hewlett Packard. Ця архітектура має назву Intel Architecture-64 (ІА-64). Представником цієї архі тектури є процесор з кодовою назвою Merced [7, 8,9, 10,11].
Архітектура ІА-64 не є 64-розрядним розширенням 32-бітової архітекту ри процесорів Intel x86. Вона також і не є адаптацією 64-розрядної архітек тури PA-RISC фірми Hewlett Packard під платформу Intel. ІА-64 є принципо во новою архітектурою із своїми особливостями в порівнянні з традиційною архітектурою х86.
Основними її особливостями є: використання "довгих" слів інструкцій (long instruction word-LIW), передбачення наступних виконуваних інструк цій, усунення переходів, спекулятивне завантаження та інші методики збільшення паралелізму і оптимізації програмного коду. Процесор містить як елементи RISC-, так і CISC-архітектури. Підвищення продуктивності досяга ється також за рахунок додаткової інформації, що з'являється на етапі ком піляції додатку. При цьому на компілятор покладається частина рутинних функцій процесора. Процесори в такому випадку виконують простіші опера ції, що дає можливість підвищити його тактову частоту. Програма, що має відпрацьовуватись процесором, завчасно оптимізується з метою підвищення паралелізму рівня інструкцій (ILP - instruction level parallelism) і ефективнос ті обробки розгалужень, скорочення тривалості операцій звертання до пам'яті і організації модульних фрагментів.
Принципові відмінності архітектур х8б і ІА-64 вказані в табл. 8.1 [8].
Таблиця 8.1 - Відмінності архітектур х86 і ІА-64
|
ІА-64 |
|
|
1. Складні інструкції змінної дов жини виконуються по одній, згідно черги |
1. Інструкції завчасно відомої довжини групуються по три |
|
2. Упорядкування і оптимізація по току інструкцій проходить на "льоту", при виконанні |
2. Упорядкування І оптимізація потоку інструкцій проходить під час компіля ції вихідного -коду_ |
|
3. Розпочинається спроба передба чити результат аналізу умови роз галуження, і спекулятивно вико нуються інструкції відповідного блоку |
3. Блоки інструкцій, що відповідають всім можливим "гілкам", завчасно ви конуються, після чого "непотрібні" ре зультати відкидаються |
|
4. Дані з пам'яті завантажуються лише в міру необхідності, попере дньо розпочинається спроба пошу ку даних в кеші |
4. Дані спекулятивно завантажуються з пам'яті (чи з кешу) до того, як вони знадобляться |