Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
КАФЕДРА
АВТОМАТИЗОВАНИХ ЕЛЕКТРОМЕХАНІЧНИХ СИСТЕМ
МЕТОДІЧНІ ВКАЗІВКИ ДО ЛАБОРАТОРНИХ РОБІТ
з курсу
«Електроніка та мікропроцесорна техніка»
за тематикою «Цифрова електроніка»
(для студентів напрямку підготовки 0507
«Електромеханіка»
II - III курсу всіх форм навчання)
Рекомендовано
на засіданні кафедри АЕМС
Протокол № від
Затверджено
на заседании методради ДонДТУ
Протокол № від
Алчевськ
ДонДТУ
2012
УДК 62-83
Методичні вказівки до лабораторного практикуму з курсу «Електроніка та мікропроцесорна техніка» за тематикою «Цифрова електроніка» для студентів напрямку підготовки 0507 «Електромеханіка»
II - III курсу денної та заочної форм навчання. / Укл. В.П. Яблонь, В.М. Столяров. – Алчевськ: ДонДТУ, 2012. – 71 с.
Наведені теоретичні відомості та методика виконання лабораторних робіт на лабораторному стенді виконаному на мікросхемах ТТЛ структури малого та середнього ступеня інтеграції. Наведена методика побудови табличного та формульного опису цифрових та логічних елементів за результатами експерименту, а також створення часових діаграм для схем послідовного типу.
Укладачі: В.П. Яблонь, доц.
В.М. Столяров, доц.
Відповідальний за випуск О.І. Мотченко, проф.
Відповідальний редактор В.П. Яблонь, доц.
ЗМІСТ
1 ОПИС ЛАБОРАТОРНОГО СТЕНДУ
ТА МЕТОДИКИ ЙОГО ВИКОРИСТАННЯ
Живлення стенду здійснюється від однофазної мережі змінної напруги 220 B з можливими відхиленнями від номінального значення від до + 22 В частоти 50 Гц. Кнопка "МЕРЕЖА" з фіксацією для включення мережевої напруги знаходиться у верхньому лівому куті лицьової панелі стенду. При включенні стенду поряд з кнопкою включення спалахує світлодіод. Для виключення стенду кнопку "МЕРЕЖА" слід вимкнути повторним натисненням.
Більшість логічних елементів і інтегральних схем зображених на лицьовій панелі стенду забезпечені світлодіодними елементами індикації, за допомогою яких можна судити про логічні вихідні рівні відповідних елементів і схем.
При включенні стенду тригерні елементи схем можуть довільно встановитися в будь-який з логічних станів "0" або "1" Тому при включенні стенду в мережу світлодіоди, що відображають вихідні рівні тригерів, спалахують в різних комбінаціях.
На всіх виходах елементів з індикацією, стану світлодіода, що світиться, відповідає високий рівень позитивної напруги (рівень логічної одиниці). Виняток становлять тільки мікросхеми DD2 і DD3 дешифраторів, у яких стану виводів при ввімкненій індикації, відповідає низький рівень напруги (рівень логічного нуля). Таке підключення елементів індикації викликане методичними міркуваннями, пов'язаними з наочністю функціонування вказаних мікросхем.
Стенд виконаний на мікросхемах ТТЛ структури. У зв'язку з цим, якщо на входи таких мікросхем не подані логічні сигнали (входи не сполучені провідниками з іншими елементами), то це рівносильно подачі на них напруги, що відповідає рівню логічної одиниці.
При з'єднанні входів мікросхем з шинами нульового потенціалу стенду слід спочатку штекер сполучного провідника з'єднати з нульовою шиною, а потім другий штекер провідника з'єднати з відповідним входом мікросхеми.
Генератор тактових імпульсів стенду (ГТІ) виробляє прямокутні імпульси. При натиснутій кнопці, розташованій в полі умовного позначення ГТІ частота проходження імпульсів генератора складає 1 Гц, при віджатій 100 Кгц.
Генератор одиночних імпульсів (ГОІ) при натисненні кнопки, розташованої в полі умовного позначення ГОІ виробляє перепад напруги з 0 в 1, при віджиманні - зворотний перепад з 1 в 0.
Елемент затримки (ЕЗ) при натиснутій кнопці, розташованій в полі умовного позначення ЕЗ, здійснює затримку вихідного сигналу ГТІ на 1 мкс. При віджатій кнопці здійснюється затримка вихідного сигналу ГОІ на 1 мкс.
У обох випадках форма вихідного сигналу не змінюється.
Для підключення осцилографа й зовнішнього генератора стенд укомплектований перехідними вставками, що дозволяють використовувати стандартні кабелі з штекерами діаметром 4 мм.
2 ЛАБОРАТОРНА РОБОТА № 1
ДОСЛІДЖЕННЯ РОБОТИ ЛОГІЧНИХ ЕЛЕМЕНТІВ
ТА ПРОСТИХ КОМБІНАЦІЙНИХ СХЕМ
2.1 Мета лабораторної роботи
Метою лабораторної роботи є ознайомлення з основними характеристиками простих логічних елементів, виконаних у вигляді мікросхем; основами синтезу складних логічних елементів і логічних функцій; придбання навичок та умінь перевірки працездатності досліджуваної схеми.
2.2 Програма лабораторної роботи
У програму роботи входить дослідження роботи логічних елементів "І", "АБО", "НЕ", "І-НЕ", "АБО-НЕ", "виключне АБО", а також простих комбінаційних схем відповідно до заданої таблиці істинності.
2.3 Теоретичні відомості
Докладний опис принципу роботи логічних елементів на мікросхемах приведений в [3, 4, 7, 8].
Будь-який цифровий пристрій реалізує деяку логічну функцію. Для того, щоб такий пристрій побудувати, необхідно заздалегідь задати цю функцію в зручному для побудови вигляді. Існує декілька способів завдання логічних функцій. Розглянемо три з них, а саме: словесний, табличний і аналітичний.
При словесному способі завдання функція визначається словами, наприклад, якщо будь-які два аргументи дорівнюють 1, то й функція дорівнює 1, у всіх інших випадках функція дорівнює 0.
Таблиця істинності, яку складають, користуючись словесним описом, являє собою табличний (матричний) спосіб завдання логічної функції. У таку таблицю включають всі можливі стани вхідних аргументів та відповідні цим станам значення виходу.
Аналітичний спосіб полягає в записі логічної функції у вигляді рівняння, яке виходить з таблиці істинності. По логічному рівнянню будують цифрову схему, що реалізовує його. У свою чергу, будь-яку цифрову схему можна побудувати використовуючи логічні елементи.
Таким чином, логічні елемент - це електронна схема, яка реалізує певну логічну функцію. Сукупність логічних елементів, призначених для перетворення бінарних змінних, називається логічною схемою. Логічні схеми підрозділяють на комбінаційні та послідовні.
Комбінаційною прийнято називати схему з п входами і одним або т виходами, у якої вихідні (вихідний) сигнали в даний момент часу повністю визначаються сукупністю вхідних сигналів, що діють в даний момент часу.
Послідовною називають схему, в якій вихідні сигнали в даний момент часу залежать не тільки від станів вхідних сигналів в даний момент часу, але й від їх станів в попередні моменти часу. Послідовні схеми містять в своєму складі елементи пам'яті і різні регістри.
При виконанні цієї лабораторної роботи досліджуватимуться комбінаційні логічні схеми.
Математичним апаратом для побудови комбінаційних логічних схем є "АЛГЕБРА ЛОГІКИ" або "БУЛЕВА АЛГЕБРА" (по імені англійського математика і логіка Джорджа Буля). Булева алгебра оперує бінарними елементами, тобто елементами які можуть приймати тільки два значення: «0» («Брехня», «False» і тому подібне) і «1» («Істина», «True» і тому подібне). Крім того в алгебрі логіки визначені функції, які описують перетворення бінарних сигналів, тобто перетворення двійкових аргументів цими функціями.
У загальному випадку можуть бути визначені логічних функцій, де - кількість аргументів функції (враховуючи бінарний характер аргументів отримуємо їх комбінацій, а враховуючи що кожна комбінація дає у відповіді або «0» або «1» отримуємо кількість можливих функцій рівним ). Таким чином, можуть бути визначені 2 логічних функції нуля аргументів (функції константи або нульарні функції), 4 логічних функції одного аргументу (унарні), 16 функцій двох аргументів (бінарні), 256 функцій трьох аргументів (терарні) і так далі.
Серед цього різноманіття логічних функцій можна виділити елементарні (функції одного або двох аргументів), поєднання яких дозволяє визначити решту всіх можливих функцій. Це випливає з принципу суперпозиції Булевої алгебри, який свідчить, що будь-яку булеву функцію з будь-якою кількістю аргументів можна побудувати через підстановку замість цих аргументів інших функцій.
Такими функціями в класичній алгебрі логіки є: «ЗАПЕРЕЧЕННЯ» - функція одного аргументу, «логічне І» і «логічне АБО» - функції двох і більше аргументів.
Як буде показано далі одну з двох функцій «логічне І» або «логічне АБО» можна виключити з розгляду і всі операції над аргументами визначати через ту, що залишилася і «ЗАПЕРЕЧЕННЯ».
2.3.1 Логічне заперечення (інверсія)
Логічне заперечення (інверсія, операція «НЕ») є функцією одного аргументу. Дану функцію описує наступна словесна форма: результат приймає значення «0», якщо аргумент рівний «1» і навпаки.
У таблиці 2.1 зведені: табличний опис, символьні позначення, формульний опис і позначення електронного елемента, що реалізовує логічну функцію «ЗАПЕРЕЧЕННЯ». У даній таблиці і в подальших таблицях, що описують інші функції, аргументи позначаються через , а результат застосування функції через .
Таблиця 2.1 – Логічне заперечення
|
Позначення |
Табличний опис |
Формульний опис |
Позначення електронного елемента |
|
|
X |
Y |
|||
|
0 |
1 |
|||
|
1 |
0 |
2.3.2 Логічне множення (кон'юнкція)
Логічне множення (кон'юнкція, «логічне І») є функцією двох та більше аргументів. Дану функцію описує наступна словесна форма: результат приймає значення «1», тільки якщо всі аргументи рівні «1», інакше - «0». Або по іншому: результатом логічного множення є «0» якщо хоч би один з аргументів рівний «0» і результат рівний одиниці в протилежному випадку.
Логічне множення характеризує таблиця 2.2.
2.3.3 Логічне складання (диз'юнкція)
Логічне складання (диз'юнкція, «логічне АБО») є функцією двох і більше аргументів. Дану функцію описує наступна словесна форма: результат приймає значення «1», якщо хоч би один аргумент рівний «1», інакше - «0». Або по іншому: результат логічного складання рівний «0» тільки якщо всі аргументи рівні «0» і рівний «1» в іншому випадку. Функцію логічного складання характеризує таблиця 2.3.
Таблиця 2.2 – Логічне множення
|
Позначення |
Табличний опис |
Формульний опис |
Позначення електронного елемента |
||
|
0 |
0 |
0 |
|||
|
0 |
1 |
0 |
|||
|
1 |
0 |
0 |
|||
|
1 |
1 |
1 |
Таблиця 2.3 – Логічне складання
|
Позначення |
Табличний опис |
Формульний опис |
Позначення |
||
|
0 |
0 |
0 |
|||
|
0 |
1 |
1 |
|||
|
1 |
0 |
1 |
|||
|
1 |
1 |
1 |
У позначенні логічного елементу знак часто опускають, залишаючи позначення у вигляді 1.
2.3.4 Аксіоми і закони булевої алгебри
Аксіоми булевої алгебри визначають наступні вирази:
(2.1)
Як і в звичайній алгебрі в алгебрі логіки діють наступні закони:
1) переміщувальний (комутативний)
(2.2)
2) сполучний (асоціативний)
(2.3)
3) розподільний (дистрибутивний)
(2.4)
Слід звернути увагу на відсутність формальної аналогії між розподільними законами в звичайній і булевій алгебрі.
Крім того в алгебрі логіки діють такі закони:
1) закон поглинання
(2.5)
2) закон доповнення
(2.6)
3) закон нульової множини
(2.7)
4) закон універсальної множини
(2.8)
5) закон повторення
(2.9)
6) закон подвійного заперечення
(2.10)
7) закон заперечення (закон Моргана)
(2.11)
8) закон склеювання
(2.12)
Закон Моргана показує, що розглянутий класичний набір елементарних логічних функцій надмірний. Використовуючи тільки пару логічних функцій, а саме «ЗАПЕРЕЧЕННЯ» і одну з функцій двох змінних («логічне І» або «логічне АБО») можна визначити решту всіх логічних функцій. Ця властивість використовується при побудові електронних логічних елементів.
2.3.5 Базові електронні елементи
Суперпозиція функцій «ЗАПЕРЕЧЕННЯ» і «логічне І» породжують функцію «І-НЕ» (штрих Шеффера):
(2.13)
А суперпозиція функцій «ЗАПЕРЕЧЕННЯ» і «логічне АБО» породжують функцію «АБО-НЕ» (стрілка Пірса):
(2.14)
Опис елементів «І-НЕ» і «АБО-НЕ» приведено відповідно в таблицях 2.4 і 2.5.
Таблиця 2.4 – Логічне «І-НЕ»
|
Позначення |
Табличний опис |
Формульний опис |
Позначення |
||
|
0 |
0 |
1 |
|||
|
0 |
1 |
1 |
|||
|
1 |
0 |
1 |
|||
|
1 |
1 |
0 |
Таблиця 2.5 – Логічне «ІЛІ-НЕ»
|
Позначення |
Табличний опис |
Формульний опис |
Позначення |
||
|
0 |
0 |
1 |
|||
|
0 |
1 |
0 |
|||
|
1 |
0 |
0 |
|||
|
1 |
1 |
0 |
Кожна з цих функцій може бути базисом для алгебри логіки, тобто через кожну з даних функцій (без використання інших) може бути виражений весь набір всіляких логічних функцій. Ця чудова властивість служить основою для побудови серій логічних мікросхем, зокрема мікропроцесорів і мікроконтролерів. У електроніці це означає, що для реалізації всього різноманіття схем перетворення сигналів, що представляють логічні значення, досить одного або декількох типових елементів.
Кожна з серій цифрових мікросхем базується на дискретних електронних елементах, званих базовими. Елемент «І-НЕ», що реалізує функцію Шеффера (штрих Шеффера), використовується при побудові інтегральних мікросхем ТТЛ-структури. Елемент «АБО-НЕ» (стрілка Пірса) використовується в інтегральних мікросхемах к МОП структури.
Використання функцій, що не входять в визначений базис (функціональна надмірність), дозволяє істотно скоротити складність схем, що реалізують логічні вирази, і тим самим підвищити їх надійність. Тому базові елементи служать основою для побудови інших електронних елементів, що реалізують всі необхідні логічні функції. Об'єднуючи на одному кристалі базові елементи отримують мікросхеми, що реалізують функції "І" (конъюнктор), "АБО" (дизъюнктор), "НЕ" (інвертор) та інші. Серії цифрових мікросхем включають велику безліч елементів, що реалізоють як прості та і дуже складні логічні перетворення сигналів.
Мінімальність і надмірність - важливі аспекти теорії інформації. Як факт: вимірювання надмірності російської мови дали близько 80%. У сленгах (наприклад, мові авіадиспетчерів) надмірність ще вище.
Завершуючи тему базисів слід зазначити, що в «основний» набір електронних логічних елементів і функцій мов програмування зазвичай включають крім кон'юнкції, диз'юнкції, заперечення і ще одну логічну функцію "СУМА ПО МОДУЛЮ 2". Це пояснюється цілою низкою чудових властивостей цієї логічної функції.
2.3.6 Функція «СУМА ПО МОДУЛЮ 2»
Логічна функція «СУМА ПО МОДУЛЮ 2» для двох аргументів задається таблицею 2.6.
Таблиця 2.6 – Функція «СУМА ПО МОДУЛЮ 2»
|
Позначення |
Табличний опис |
Формульний опис |
Позначення |
||
|
0 |
0 |
0 |
|||
|
0 |
1 |
1 |
|||
|
1 |
0 |
1 |
|||
|
1 |
1 |
0 |
Дана функція називається «СУМА ПО МОДУЛЮ 2», тому що обчислюється як залишок від ділення суми своїх аргументів на 2. Перевіримо дане твердження по рядках таблиці 2.6:
1) ;
2) ;
3) ;
4) .
Таким чином, значення залишків у виразах вище співпадають із значеннями в останньому стовпці таблиці 2.6.
Функцію «СУМА ПО МОДУЛЮ 2» ще називають «Виключне АБО», а так само «НЕРІВНОЗНАЧНІСТЬ». Дійсно «1» з'являється в останньому стовпці таблиці 2.6 при неспівпаданні аргументів і . З поняттям «Виключне АБО» дещо складніше. Воно означає, що функція перетворюється на «1» коли або перший або другий аргумент функції рівні «1», виключаючи ситуацію коли обидва аргументи рівні «1». В цьому випадку диз'юнкцію можна називати «Включне АБО».
Неоднозначність технічних і навіть логічних термінів йде від неоднозначності розмовної мови. Наприклад, в граматиці російської мови (та й англійської також) не розрізняються «Виключає АБО» і просто «АБО». Так, у фразі «сніг чи вітер...» союз «чи» (коротка форма «або») має значення диз'юнкції, а у вітанні «гаманець чи життя» (як і в напутті «зі щитом чи на щиті»), той же союз виражає вже «виключне АБО».
Насправді, функції «виключне АБО», «НЕРІВНОЗНАЧНІСТЬ» і «СУМА ПО МОДУЛЮ 2» - різні функції, ідентичні тільки у разі двох аргументів. Таблиця 2.7 представляє ці функції для випадку трьох аргументів.
Таблиця 2.7 – Тернарні функції «СУМА ПО МОДУЛЮ 2»,
«Що виключає АБО» і «НЕРІВНОЗНАЧНІСТЬ»
|
Сума по |
Виключне АБО |
Нерівнозначність |
|||
|
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
1 |
1 |
|
0 |
1 |
0 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
|
1 |
0 |
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
0 |
0 |
1 |
|
1 |
1 |
0 |
0 |
0 |
1 |
|
1 |
1 |
1 |
1 |
0 |
0 |
Включення функції «СУМА ПО МОДУЛЮ 2» в набір «популярні» викликано її чудовими властивостями. По-перше, при інвертуванні одного з аргументів ця функція також інвертується. По-друге, ця функція показує, коли аргументи не рівні (а при інвертуванні одного з аргументів - коли рівні). По-третє, вона дозволяє проводити кероване інвертування: при нульовому аргументі інший аргумент не міняється, при одиничному ж значенні другий аргумент інвертується. Нарешті, повторне застосування цієї функції повертає до початкового значення аргументу: якщо , то і .
У графіці ця функція застосовується при виведенні спрайту на картинку - повторне її застосування прибирає спрайт з картинки. Також ця функція використовується в криптографії - одна з схем шифрування полягає в накладенні якогось коду на потік даних через функцію «СУМА ПО МОДУЛЮ 2». Зашифрований таким чином потік на початковий потік не схожий, але може бути легко відновлений повторним застосуванням шифруючого коду.
2.3.7 Побудова логічних функцій трьох і більше аргументів
Будь-яку булеву функцію від будь-якого числа аргументів можна представити у вигляді комбінації функцій від 1 і 2 аргументів (принцип суперпозиції в алгебрі Буля). Цей важливий факт дозволяє, наприклад, обійтися в складних мікросхемах лише декількома елементами, а на їх основі будувати будь-які інші логічні схеми.
Логічні функції декількох змінних використовуються при побудові логічних автоматів, вживаних в системах автоматичного керування технологічними процесами.
Розглянемо наступне завдання автоматичного керування. Пристрій автоматичного керування складається з 3-х незалежних ідентичних технологічних блоків з датчиками контролю працездатності кожного з них і автомата аварійного перемикання. Датчики контролю видають високий рівень напруги при справному блоці і нульовий при несправному.
Автомат аварійного перемикання включається (відповідає логічній «1» на виході), якщо фіксується несправність двох або трьох блоків одночасно. Функції, що описують роботу автомата перемикання, задається таблицею 2.8. Порядок аргументів в таблиці 2.8 відповідає так званій «одиниці, що біжить» або двійковому представленню номерів рядків цієї таблиці. Аргументами даної функції є виходи датчиків технологічних блоків, сигнали яких позначені як . Стан виходу автомату перемикання характеризує змінна .
Таблиця 2.8 - Таблиця істинності логічного автомата
|
№ |
||||
|
0 |
0 |
0 |
0 |
1 |
|
1 |
0 |
0 |
1 |
1 |
|
2 |
0 |
1 |
0 |
1 |
|
3 |
0 |
1 |
1 |
0 |
|
4 |
1 |
0 |
0 |
1 |
|
5 |
1 |
0 |
1 |
0 |
|
6 |
1 |
1 |
0 |
0 |
|
7 |
1 |
1 |
1 |
0 |
Складаємо логічну функцію таким чином:
1) для кожного рядка з одиницею в крайньому правому стовпці складаємо окреме рівняння;
2) у кожне рівняння вставляємо послідовність з простих елементів, об'єднаних операцією логічного множення: для елементу таблиці, де проставлена 1, пишемо змінну-аргумент, а для кожного осередку, де проставлений 0, пишемо змінну-аргумент з інверсією. Таблиці істинності 2.8 відповідають наступні рівняння (у рівняннях через позначені проміжні вихідні змінні, відповідні рядкам 1,2,3 і 5):
(2.13)
3) об'єднуємо проміжні змінні функцією логічного складання:
(2.14)
Підставляючи (2.14) в (2.13) остаточно отримуємо:
(2.15)
Така форма представлення логічної функції називається диз'юнктивною нормальною формою (ДНФ), тобто формою диз'юнкціЇ від кон'юнкцій аргументів логічної функції. Окремі члени у виразі вигляду (2.15) ще називають термами (- перший терм, - другий терм, і так далі).
У випадку якщо в ДНФ всі терми містять всі аргументи описуваної функції, причому усередині термів аргументи або їх інверсії записані в одному і тому ж порядку, то таку ДНФ називаю досконалою диз'юнктивною нормальною формою уявлення (ДДНФ). Таким чином, (2.15) є ДДНФ.
Використовуючи функції Моргана і подвійного заперечення рівняння (2.13), (2.14), (2.15) можна привести до єдиного базису (єдиної базовї функції). Приведемо дані рівняння до базису «І-НЕ» (штрих Шеффера). Скористаємося для цього рівнянням (2.14):
(2.16)
Підставляючи (2.14) в (2.16) остаточно отримуємо:
(2.17)
Логічна функція (2.17) реалізує роботу автомата захисту даного технологічного об'єкту. Причому в даному випадку автомат може бути реалізований з використанням винятково базових елементів ТТЛ структури, тобто елементів «І-НЕ».
Слід зазначити, що функція трьох змінних приведена в таблиці 2.8 має самостійне найменування, а саме, інверсна мажоритарна функція або інверсний мажоритарний клапан.
2.3.8 Оптимізація логічних функцій. Карти Карно
Може так статися, що ДДНФ є не оптимальною в сенсі кількості електронних логічних елементів потрібних для її реалізації. Використовуючи закони алгебри Буля (2.1) – (2.12) дану функцію, як правило, вдається оптимізувати. Проте порядок застосування цих законів часто неочевидний, тому для оптимізації складних логічних функцій застосовують математичний апарат, що використовує спеціальне графічне представлення таблиць істинності, яке отримало назву карт Карно.
Карти «Карно» були запропоновані в 1953 фізиком Морісом Карно як вдосконалений варіант діаграм, винайдених в 1952 році Едвардом В. Вейчем, і були покликані допомогти спростити цифрові електронні схеми.
У карту Карно булеві змінні передаються з таблиці істинності і упорядковуються за допомогою коду Грея, в якому кожне наступне число відрізняється від попереднього тільки одним розрядом.
Основним методом мінімізації логічних функцій, представлених у вигляді ДДНФ є операція попарного неповного склеювання і елементарного поглинання. Операція попарного склеювання здійснюється між двома термами (членами), що містять однакові змінні, входження яких (прямі і інверсні) співпадають для всіх змінних, окрім однієї. В цьому випадку всі змінні, окрім однієї, можна винести за дужки, а пряме і інверсне входження однієї змінної, яке залишилися в дужках, піддати склеюванню. Наприклад:
(2.18)
Можливість поглинання виходить з очевидного рівняння (2.6).
Таким чином, головним завданням при мінімізації ДДНФ є пошук термів, придатних до склеювання з подальшим поглинанням, що для великих форм може виявитися достатньо складним завданням. Карти Карно надають наочний спосіб відшукання таких термів.
Карта Карно може бути складена для будь-якої кількості змінних, проте зручно працювати при кількості змінних не більше чотирьох-шести.
Приклади незаповнених карт Карно для трьох і чотири змінних приведені в таблицях 2.9 і 2.10 відповідно.
При складанні карт Карно у вигляді приведеному в таблицях 2.9 і 2.10 в заголовку і крайньому лівому стовпцях указуються порядок аргументів логічній функції і їх значення. Значення аргументів змінюються відповідно до кода Грея, тобто так щоб між сусідніми осередками зміна відбувалася тільки з одним з аргументів функції. Завдяки використанню кода Грея на карті верхній рядок є сусіднім з нижнім, а правий стовпець сусіднім з лівим. Таким чином вся карта Карно згортається у просторову фігуру тор (бублик). Оскільки верхній і нижній рядки в таблиці 2.9 сусідні, то карту Карно функції трьох змінних можна розглядати і як кільце (окремий випадок тора).
Таблиця 2.9 – Карта Карно функції трьох змінних
|
Х3 |
Х2, Х1 |
|||
|
10 |
11 |
01 |
00 |
|
|
0 |
Ка |
р |
т |
а |
|
1 |
Ка |
р |
н |
о |
Таблица 2.10 – Карта Карно функции четырех переменных
|
Х4, Х3 |
Х2, Х1 |
|||
|
10 |
11 |
01 |
00 |
|
|
00 |
Ка |
т |
||
|
01 |
р |
а |
||
|
11 |
Ка |
н |
||
|
10 |
р |
о |
Власне картами Карно є внутрішні області таблиць 2.9 (карта має розмірність 2х4 осередки) і 2.10 (карта має 4х4 осередки). На ці області в даному випадку для наочності умовно нанесені відповідні написи.
Карти Карно для 5 і більше змінних отримують з'єднанням декількох карт вигляду 2.10.
На перетині рядка і стовпця на карті Карно проставляється відповідне значення з таблиці істинності. Зазвичай проставляють тільки одиничні значення, а нульові опускають, оскільки при складанні ДНФ розглядають тільки ті осередки які містять «1». Після того, як Карта заповнена, можна приступати до мінімізації.
Сама мінімізація проводиться за наступними правилами (на прикладі ДНФ):
1) об'єднуємо суміжні одиничні клітинки, в область, так щоб одна вона містила 2n (n ціле число ) клітинок (пам'ятаємо про те, що крайні рядки і стовпці є сусідніми між собою), в області не повинно знаходитися клітинок, що містять нулі;
2) область повинна бути якомога більшою, а кількість областей якомога менше;
3) області можуть перетинатися;
4) можливі декілька варіантів накриття;
5) область повинна розташовуватися симетрично осі(ій) (осі розташовуються через кожні чотири клітки);
6) не суміжні області розташовані симетрично осі(ям) можуть об'єднуватися в одну.
Правила 1 – 4 використовуються у всіх випадках, правила 5 і 6 необхідні тільки при мінімізації функцій 5 і більше змінних.
Як приклад мінімізуємо функцію, задану таблицею істинності 2.8 (інверсний мажоритарний клапан). Даній таблиці істинності відповідатиме карта Карно приведена нижче на рисунку 2.1. На карті позначено три суміжні області S1, S2 і S3, виділені відповідно до приведених вище правил 1÷4 і з урахуванням того, що крайні стовпці карти Карно також вважаються суміжними (область S3).
Для виділених областей складемо логічні вирази і проведемо в них операції склеювання:
(2.19)
(2.20)
(2.21)
Об'єднуємо отримані вирази в ДНФ:
(2.22)
Така ДНФ називається тупиковою (видалення будь-якого аргументу в даній формі приведе до нерівної ДНФ) і в той же самий час мінімальною (що містить мінімальну кількість аргументів).
Для побудови електронної схеми з використанням тільки базових елементів ТТЛ-структур, тобто «І-НЕ» скористаємося законом Моргана і подвійного заперечення:
(2.23)
Виразу (2.23) відповідає схема, приведена на рисунку 2.2.
2.4 Завдання, порядок виконання роботи і проведення
досліджень
2.4.1 Особливості використання лабораторного стенду
в даній лабораторній роботі
Лабораторний стенд призначений для дослідження цифрових мікросхем ТТЛ-структуры і включає тільки базові логічні елементи «І-НЕ» (мікросхеми К155ЛА3, К155ЛА1) і інвертори (мікросхеми К155ЛН1). Тому дослідження таких елементів як «І», «АБО», «СУМА ПО МОДУЛЮ 2» і ін. може бути проведено на їх еквівалентних схемах, побудованих в базисі функції «І-НЕ» (штрих Шеффера).
2.4.2 Підготовка до роботи
2.4.2.1 Вивчити основи алгебри логіки і роботу логічних елементів, що реалізовують функції однієї і двох змінних (інверсія, повторення, «І», «АБО», «НЕ», «І-НЕ», «АБО НЕ», «СУМА ПО МОДУЛЮ 2» й ін.).
Для кожної з функцій скласти таблицю істинності, логічне рівняння, привести умовне графічне позначення відповідного елементу.
2.4.2.2 По таблиці істинності функції «СУМА ПО МОДУЛЮ 2» скласти рівняння в ДДНФ і в базисі «І-НЕ». Розробити принципову схему, що реалізовує дану функцію на елементах лабораторного стенду.
2.4.2.3 Відповідно до варіанту (номер бригади) за таблицею 2.11 скласти логічне рівняння заданої логічної функції, мінімізувати його і розробити комбінаційну схему автомата на логічних елементах «І НЕ».
Таблиця 2.11 - Таблиця істинності логічного автомата
|
Входи |
Вихід Y згідно варіанту |
||||||||||||
|
X3 |
X2 |
X1 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
|
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
|
1 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
|
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
2.4.3 Проведення досліджень
2.4.3.1 З елементів, що є на стенді, зібрати по черзі схеми, приведені на рисунку 2.3.
Подати на входи зібраних логічних схем вхідні рівні напруги («0» і «1») і по вихідній напрузі побудувати таблиці істинності. Порівняти їх з таблицями істинності, отриманими при підготовці до проведення роботи. Визначити яким логічним функціям дані схеми відповідають.
2.4.3.2 Побудувати таблицю істинності чотирьохвходового елементу DD10 і відповідне функціям елементу логічне рівняння.
З логічних елементів, що є на стенді, скласти і зібрати схему логічного елементу, що виконує такі ж функції, як і елемент DD10.
2.4.3.2 З логічних елементів, що є на стенді, зібрати схему логічного елементу «СУМА ПО МОДУЛЮ 2» (схема повинна бути отримана в ході домашньої підготовки до лабораторної роботи, див. підпункт 2.4.2.2)
2.4.3.2 Зібрати комбінаційну схему логічного автомата, принципова схема якого отримана в ході підготовки за підпунктом 2.4.2.3. Подати на входи зібраної схеми відповідні вхідні сигнали і переконатися в правильності її роботи.
2.4.4 Зміст звіту
У звіті повинні бути представлені схеми і умовні позначень досліджуваних логічних елементів і таблиць станів, що ілюструють їх роботу, зміряні параметри, висновок про результати досліджень.
3 ЛАБОРАТОРНА РОБОТА № 2
ДОСЛІДЖЕННЯ РОБОТИ КОДУЮЧИХ І ДЕКОДУЮЧИХ ПРИСТРОЇВ
3.1 Мета лабораторної роботи
Вивчення принципів роботи, методів синтезу кодуючих і декодуючих пристроїв, виконаних на основі інтегральних мікросхем, придбання навиків і умінь побудови і перевірки працездатності досліджуваних схем.
3.2 Програма лабораторної роботи
У програму роботи входить дослідження роботи кодуючих і декодуючих пристроїв, виконаних на логічних елементах і у вигляді однієї мікросхеми.
3.3 Теоретичні відомості
Принципи роботи і методи синтезу кодуючих і декодуючих пристроїв (шифраторів і дешифраторів) приведені в книгах [4, 7, 8].
Кодерами (шифраторами) і декодерами (дешифраторами) називаються пристрою для перетворення вхідних кодів у вихідні. Найчастіше використовуються двійкові кодери і декодери.
3.3.1 Шифратори (кодери)
Двійкові шифратори перетворять код «1 з N» в двійковий код. При подачі рівня логічної одиниці на один з N входів кодера на його виходах формується двійковий код, що відображає номер цього входу. (на інших входах шифратора при цьому є рівень логічного нуля). Існують шифратори, у яких на один з входів подається рівень логічного нуля, на решті входів шифратора при цьому підтримується рівень логічної одиниці.
Одне з основних застосувань шифратора - введення даних з клавіатури, при якому натиснення клавіші з десятковою цифрою повинне приводити до передачі в пристрій двійкового коду даної цифри.
Повний шифратор має N входів і n виходів. Причому N=2n.
Розглянемо приклад побудови двійкового шифратора для вхідного коду «1 з 3». Таблиця 3.1 є таблицею істинності такого кодера. У початковому «незбудженому» стані входи F1, F2, F3 знаходяться в стані логічного нуля. При подачі на один з входів рівня логічне одиниці на виходах а0, а1 з'явиться двійковий код відповідний десятковому номеру «збудженого» входу.
Таблиця 3.1 – Таблиця істинності шифратора (кодера)
|
Входи |
Виходи |
|||
|
F3 |
F2 |
F1 |
a1 |
a0 |
|
Основні комбінації |
||||
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
1 |
|
0 |
1 |
0 |
1 |
0 |
|
1 |
0 |
0 |
1 |
1 |
|
Заборонені комбінації |
||||
|
0 |
1 |
1 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
|
1 |
1 |
0 |
0 |
0 |
|
1 |
1 |
1 |
0 |
0 |
Використовуючи таблицю 3.1 рівнянь кодера можна представити в наступному вигляді:
(3.1)
У базисі «І-НЕ» вирази (3.1) приймають вигляд:
(3.2)
Враховуючи, що даний кодер має три вхідні сигнали, його таблиця істинності має в загальному випадку рядків. Як видно з таблиці 3.1 код «1 з 3» (як і будь-який код «1 з N») є «надмірним» в сенсі кількості використаних вхідних розрядів. Комбінації в яких більш за один вхідний розряд мають значення «Логічна 1» є для коду «1 з N» забороненими.
Проте, в реальних електронних пристроях такі комбінації можуть зустрічатися. Наприклад, при перетворенні номера натиснутої клавіші в двійковий код, можуть зустрітися ситуації коли одночасно натиснутими виявляються декілька клавіш. При побудові цифрового автомата (шифратора) за виразами (3.1) або (3.2) таким ситуаціям відповідатиме «нульовий» сигнал на обох виходах.
У ситуаціях коли заборонені комбінації на входах шифратора принципово неможливі, вирази, що описують роботу кодера, можуть бути приведені до простішого вигляду:
(3.3)
У виразах (3.3) «нульові» вхідні сигнали не використовуються, оскільки в коді «1 з N» передбачається, що за наявності одного «одиничного» входу усі інші свідомо «нульові».
На підставі отриманих виразів (3.3) будується кодер, показаний на рисунку 3.1.
Аналогічно розглянутому вище будуються кодери (шифратори) з будь-якою кількістю входів.
3.3.2 Дешифратори (декодери)
Двійковим дешифратором називається цифровий логічний пристрій, що перетворює двійковий вхідний код у вихідний код «1 з N». Кожному значенню двійкового коду на входах декодера відповідає рівень логічної одиниці на одному з N виходів, номер якого відповідає даному двійковому коду. На решті виходів дешифратора є рівень логічного нуля. Існують дешифратори, де на «вибраному» виході є рівень логічного нуля, а на решті виходів рівень логічної одиниці. Повний декодер має n входів і N виходів, причому N=2n.
Дешифратори використовують, як правило, для перетворення двійкового коду числа в сигнал (0 або 1), що управляє, на відповідній шині управління тими або іншими пристроями.
Таблиця 3.2 є таблицею істинності двійкового декодера на 2 входи.
Таблиця 3.2 – Таблиця істинності дешифратора на два входи
|
Входи |
Виходи |
||||
|
а1 |
а0 |
F3 |
F2 |
F1 |
F0 |
|
0 |
0 |
0 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
1 |
0 |
|
1 |
0 |
0 |
1 |
0 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
Кожній двійковій комбінації на входах a0, a1 відповідає рівень логічної одиниці на одному з виходів F0 F3. Логічні рівняння виходів декодера мають вигляд:
(3.4)
На основі отриманих рівнянь будується схема декодера, приведена на рисунку 3.2.
Аналогічно будуються декодери на більшу кількість вхідних двійкових розрядів. У лабораторному стенді використовуються інтегральні дешифратори К155ИД7 (див. рисунок 3.3). Вхідний трьохрозрядний двійковий код поступає на входи А0 А2. Декодер має 8 виходів.
Особливість декодера К155ИД7: початковий стан всіх виходів декодера – «1». Кожному вхідному двійковому коду відповідає рівень логічного нуля на одному з восьми виходів декодера, на решті виходів при цьому присутній рівень логічної одиниці. Таким чином на виході дешифраторів К155ИД7 утворюється інверсний код «1 з 8».
Входи E0 Е2 дозволяють роботу декодера. Перший вхід Е0 прямої дії, а два нижні входи E1 і Е2 – інверсної дії. Тобто для активізації функцій дешифратора К155ИД7 на вхід дозволу Е0 подається рівень логічної одиниці, а на входи Е1 і Е2 подається рівень логічного нуля. При інших комбінаціях рівнів на цих входах напруга на всіх виходах дешифратора відповідає рівню логічної одиниці (дешифратор не активний).
На рисунку 3.3 приведена схема паралельної роботи двох декодерів, а на рисунку 3.4 часові діаграми цієї схеми.
На рисунку 3.5 показана схема керування роботою двох декодерів К155ИД7 при декодуванні 4-х розрядного двійкового коду.
Принцип роботи схеми: перші 7 вхідних комбінацій декодуються декодером DD2, робота декодера DD3 при цьому заборонена по входу дозволу Е0. Після приходу восьмого імпульсу робота декодера DD2 забороняється за инверсними керуючими входами Е1 і Е2, а робота декодера DD3 дозволяється за прямим входом Е0.
Таким чином, три перші вхідні сигнали дешифраторів подключені паралельно, а четвертий служить для активації першого (DD2) або другого (DD3) дешифратора.
3.4 Завдання, порядок виконання роботи і проведення
досліджень
3.4.1 Підготовка до роботи
3.4.1.1 Вивчити принципи роботи і методи синтезу кодуючих і декодуючих пристроїв, виконаних на основі інтегральних мікросхем.
3.4.1.2 Вивчити довідкові дані інтегральних кодерів і декодерів ТТЛ і К-МОП структури. Вивчити схеми використання декодерев з різними елементами відображення цифрової і буквеної інформації (цифрові неонові індикатори, світлодіоди і світлодіодні матриці, вакуумні люмінесцентні рідкокристалічні індикатори).
Привести умовний графічний опис, таблицю істинності, опис роботи.
3.4.1.3 Скласти таблицю істинності, логічне рівняння і схему шифратора для вхідного коду «1 з 3» на елементах «І-НЕ».
3.4.1.4 Скласти таблицю істинності, логічне рівняння і схему дешифратора на 2 двійкових входа.
3.4.1.5 Вивчити паспортні дані інтегрального декодера К155ИД7, скласти схему паралельної роботи двох декодерів і побудувати діаграму роботи цієї схеми .
3.4.1.6 Скласти схему керування роботою двох декодерів, використовувану при необхідності збільшення кількості декодованих вхідних двійкових розрядів.
3.4.2 Проведення досліджень
3.4.2.1 З елементів, що є на стенді, зібрати схему кодера для вхідного коду «1 з 3» на елементах "І-НЕ" і перевірити правильність її функціонування.
3.4.2.2 З елементів, що є на стенді, зібрати схему дешифратора для двійкового коду на два входи на елементах "І-НЕ" і перевірити правильність її функціонування.
3.4.2.3 Зібрати схему паралельної роботи двох декодерів, що є на стенді, і побудувати таблицю істинності. У таблиці істинності врахувати керуючі сигнали Е0 Е2.
3.4.2.4 Зібрати схему керування роботою двох декодерів К155ИД7 при декодуванні 4-х розрядного двійкового коду. Зняти й побудувати часові діаграми роботи вказаної схеми.
3.4.3 Зміст звіту
У звіті повинні бути представлені умовні позначення кодерів і декодерів, досліджувані схеми, зміряні параметри, часові діаграми, що ілюструють їх роботу, висновок про результати досліджень.
4 ЛАБОРАТОРНА РОБОТА № 3
ДОСЛІДЖЕННЯ РОБОТИ ТРИГЕРІВ
4.1 Мета лабораторної роботи
Вивчення принципів роботи, методу синтезу тригерів, виконаних на основі інтегральних мікросхем малого і середнього ступеня інтеграції, придбання навиків і умінь настройки і перевірки працездатності досліджуваних схем.
4.2 Програма лабораторної роботи
У програму роботи входить дослідження роботи тригерів на логічних елементах і дослідження різних режимів рооти інтегральних мікросхем тригерів різних типів.
4.3 Теоретичні відомості
Цифрові функціональні вузли, які містять елементи пам'яті (тригери), отримали назву вузлів послідовного типу. До них відносять: тригери, лічильники, дільники, розподілювачі імпульсів. Ці функціональні вузли входять до складу багатьох серій ІМС.
Тригери складають основу багатьох електронних схем. Від функціональних можливостей тригерів та режимів керування ними залежать характеристики регістрів, лічильників та інших вузлів. У сучасних серіях ІМС, тригери подані достатньо широко та різноманітно: одноступінчаті та двоступінчаті, асинхронні та синхронні, з лічильним входом та універсальні за застосуванням, із статичним та динамічним керуванням.
На відміну від пристроїв комбінаційного типу, що описуються таблицями істинності, закони функціонування тригерів описуються таблицями станів. У таблиці станів в якості вхідних змінних подають, окрім вхідних аргументів, також і попередні значення виходів.
Теоретичні відомості про тригери приведені в літературі [1÷7]. Далі приведені умовні позначення тригерів і схеми для їх реалізації на логічних елементах «І-НЕ».
4.3.1 RS-тригер з інверсними входами
На рисунку 4.1 зображений RS-триггер з інверсними входами.
Початковому стану входів тригера в режимі зберігання інформації відповідають рівні логічної одиниці. Для перемикання тригера в одиничний стан необхідно короткочасно з'єднати вхід S тригера з нульовою шиною стенду. При цьому вхід R тригера повинен мати потенціал логічної одиниці. Для перемикання тригера в нульовий стан необхідно короткочасно з'єднати вхід R з нульовою шиною стенду. При цьому вхід S тригера повинен мати потенціал логічної одиниці.
Стан, при якому на обидва входи такого тригера подається рівень логічного нуля є забороненим. При такій комбінації входів на обох виходах тригера з'явиться рівень логічної одиниці (виходи перестають бути взаємно інверсними).
Таблиця 4.1 є таблицею станів тригера з інверсними входами.
Таблиця 4.1 – Таблиця станів RS-триггера з інверсними входами
|
Вхідні аргументи |
Виходи |
||||
|
S |
R |
||||
|
0 |
0 |
X |
X |
З |
З |
|
0 |
1 |
Х |
Х |
1 |
0 |
|
1 |
0 |
Х |
Х |
0 |
1 |
|
1 |
1 |
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
0 |
1 |
Примітка: Х – будь-який стан (логічний 0 або логічна 1); З – заборонений стан.
4.3.2 RS-тригер з прямими входами
На рисунку 4.2 зображений RS-триггер з прямими входами. Стан входів в режимі зберігання - рівні логічного нуля. Керуючі інформаційні сигнали повинні мати рівень логічної одиниці. В основному робота даного тригера подібна до роботи RS-триггера з інверсними входами.
Таблиця 4.2 є таблицею станів тригера з прямими входами.
Таблиця 4.2 – Таблиця станів RS-триггера з прямими входами
|
Вхідні аргументи |
Виходи |
||||
|
S |
R |
||||
|
1 |
1 |
X |
X |
З |
З |
|
0 |
1 |
Х |
Х |
0 |
1 |
|
1 |
0 |
Х |
Х |
1 |
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
|
0 |
0 |
0 |
1 |
0 |
1 |
4.3.3 Тактований RS-тригер з прямими входами
На рисунку 4.3 зображена схема тактованого RS-триггера з прямими входами. Інформація в такий тригер заноситься шляхом подачі рівнів логічної одиниці на один з входів S або R і подальшого перемикання сигналу на тактуючому вході С в «одиницю». Іншими словами, занесення інформації в тригер відбувається синхронно з сигналом на тактуючому вході, тому такі тригери ще називають синхронними. При рівні логічного нуля на вході С тригер зберігає попередню інформацію і стан входів S і R на його роботу не впливає.
4.3.4 Потенційний D-тригер
На рисунку 4.4 зображена схема потенційного D-тригера. Інформація, подана на вхід D (логічний нуль або логічна одиниця), буде записана в тригер після подачі рівня (потенціалу) логічної одиниці на вхід С.
4.3.5 Тригери на мікросхемах середнього ступеня інтеграції
На лицьовій панелі стенду зображені мікросхеми DD6÷DD9 (К155 ТМ2), що представляють собою динамічні D-тригери. Інформація в такі тригери заноситься шляхом подачі сигналів на вхід D з подальшою подачею тактуючого імпульсу на вхід С. Запис інформація в такі тригери здійснюється по передньому фронту тактуючого імпульсу. Умовне позначення динамічного D тригера приведено на рисунку 4.5а). Похилий зростаючий штрих в позначенні входу С вказує на те, що дія проводиться наростающим фронтом.
Входи R і S такого тригера є пріоритетними, тобто при подачі сигналів скидання R або установки S, сигнали на входах С і D не впливають на роботу тригера. Таким чином, D-триггер можна використовувати як інверсний RS-тригер (входи С і D залишаються неактивованими).
З'єднавши інверсний вихід D-триггера з його D-входом отримаємо Т тригер, що тактується за входом С (див. рисунок 4.5б). Умовне позначення такого тригера приведене на рисунку 4.5в. Як видно з цього рисунка, тактовий вхід Т-тригера може позначатися також символом Т.
Особливість Т-тригера полягає в тому, що з надходженням чергового імпульсу на вхід С (або в іншому позначенні Т) він змінює свій стан на протилежний. Отже, надходження на тактовий вхід кожних двох імпульсів викликає на виході Т-тригера створення одного імпульса. Таким чином, можна сказати, що такий тригер ділить вхідний сигнал за частотою на два або рахує вхідні імпульси з коефіцієнтом, який рівний двом. Діаграма роботи Т-тригера приведена на рисунку 4.6.
У зв'язку з цим Т-тригери складають основу лічильників та дільників і називаються лічильними тригерами.
4.4 Завдання, порядок виконання роботи і проведення
досліджень
4.4.1 Підготовка до роботи
4.4.1.1 Вивчити роботу тригерів на логічних елементах (RS-триггер з інверсними входами, RS-триггер з прямими входами, тактований RS-триггер, потенційний D-триггер). Користуючись довідником з інтегральних мікросхем [16], проставити номери виводів мікросхем на складених схемах тригерів.
Зобразити часові діаграми роботи тригерів і скласти відповідні ним таблиці станів.
4.4.1.2 Дослідити роботу тригерів на мікросхемах середнього ступеня інтеграції (D-триггер, рахунковий тригер на основі D тригера, R-S тригер на основі D-триггера).
Користуючись довідником [16], накреслити їх схеми, умовні позначення і таблиці станів.
Зобразити часові діаграми роботи тригерів відповідно до таблиць станів.
4.4.2 Проведення досліджень
4.4.2.1 Зібрати по черзі схеми тригерів на логічних елементах (RS-триггер з інверсними входами, RS -триггер з прямими входами, тактований RS-триггер, потенційний D-триггер). Подати на їх входи відповідні керуючі та інформаційні сигнали. За наслідками досліджень замалювати отримані часові діаграми і порівняти їх з раніше складеними при підготовці до роботи.
4.4.2.2 Зібрати по черзі схеми тригерів на мікросхемах середнього ступеня інтеграції (D-триггер, рахунковий тригер на основі D-тригера, R-S тригер на основі D-триггера). Подати на входи тригерів відповідні керуючі та інформаційні сигнали. За наслідками досліджень замалювати отримані часові діаграми і порівняти їх з раніше складеними при підготовці до роботи.
4.4.3 Зміст звіту
У звіті повинні бути представлені схеми і умовні позначення досліджуваних схем тригерів, часові діаграми і таблиці станів, що ілюструють їх роботу, зміряні параметри, висновок про результати досліджень.
5 ЛАБОРАТОРНА РОБОТА № 4
ДОСЛІДЖЕННЯ РОБОТИ ЛІЧИЛЬНИКІВ
5.1 Мета лабораторної роботи
Вивчення принципів роботи, методів синтезу лічильників, виконаних на основі інтегральних мікросхем малого і середнього ступеня інтеграції, придбання навиків і умінь, побудови і перевірки працездатності досліджуваних схем.
5.2 Програма лабораторної роботи
У програму роботи входить дослідження роботи лічильників імпульсів, виконаних на окремих тригерах і у вигляді однієї інтегральної мікросхеми.
5.3 Теоретичні відомості
Цифровій лічильник – це функціональний вузол, який рахує імпульси, що надходять на його вхід і результат формує у заданому коді (найчастіше двійковому, двійково-десятковому коді і коді «1 із N») та, при необхідності, зберігає його. Для побудови лічильників застосовуються Т-тригери.
Більш докладні теоретичні відомості наведені в літературі [1÷8].
5.3.1 Асинхронні лічильники прямого та зворотнього відліку
На рисунку 5.1 наведено схеми чотирьохрозрядних асихронних лічильників (лічильників з послідовним переносом). Вони мають один лічильний вхід (вхід С молодшого тригера), на який поступають імпульси. Лічильні тригери (Т – тригери отримані на базі D – тригерів за рахунок відємного зворотнього з’язку) з’єднані послідовно, так, що кожен наступний розряд спрацьовує після того, як переключився попередній. Наведені лічильники можуть порахувати 16 імпульсів за числом їх станів , де n – число розрядів (тригерів) лічильника. Число М називають модулем рахування лічильника. Результат роботи лічильника знімається у вигляді двійкового коду з виходів всіх розрядів одночасно (виводи позначені як Q0 ÷ Q3).
Схеми 5.1а і 5.1б розрізняються напрямком відліку. Лічильник на схемі 5.1а виконує прямий відлік (кожний лічильний імпульс збільшує двійковий код), а лічильник на схемі 5.1б виконує зворотній відлік (кожний лічильний імпульс зменшуе двійковий код). Лічильник прямого відліку має вхід установки у «нульовий» стан (параллельно з’єднані входи R всіх тригерів). Лічильник зворотнього відліку має вхід установки у стан «всі одиниці» (параллельно з’єднані входи S всіх тригерів). Діаграми роботи лічильників наведені на рисунку 5.2.
Після відліку максимальної кількості імпульсів і отримання чергового сигналу на вході лічильники автоматично переходять у початковий стан. Після цього відлік починається знову. Так у лічильнику прямого відліку після максимального вихідного двійкового коду з’являється код . У від’ємному лічильнику на зміну мінімальному коду виникає код .
5.3.2 Синхронні лічильники
Асинхронні лічильники мають невисоку швидкодію, що обумовлено послідовним у часі спрацюванням розрядів. В цьому полягає їх основний недолік. Крім того в ході послідовного перемикання розрядів на невеликий час виникають «паразитні» некоректні кодові комбінації на виході лічильника (див. рисунок 5.2). Перевага полягає в простоті реалізації, але при виборі тригерів необхідно виходити з того, що їх швидкодія повинна бути вищою в n разів від необхідної швидкодії лічильника в цілому.
Варіант 3-х розрядного двійкового синхронного лічильника (рисунок 5.3) характеризується відносно більшою швидкодією, так як в ньому реалізовано подачу тактових імпульсів на всі розряди, які потребують перемикання, одночасно. Зміна станів лічильника така ж, як і в розглянутого прямого асинхронного, але час, який потрібний для встановлення нового стану, значно менший, оскільки лічильні імпульси впливають одночасно на всі тригери.
Розряди, що перемикаються, визначаються поточним станом попередніх від них розрядів (дану функцію виконують елементи кон'юнкції, що містяться на входах всіх тригерів, окрім тригера молодшого розряду). Вхідний імпульс проходити через усі тригери що містять одиницю, скидаючи їх в нуль; переводить в одиницю перший зустрінутий "нульовий" тригер і через нього вже не проходить. Тому термін затримки різко скорочується і некоректні коди не виникають. Діаграми роботи синхронного лічильника приведені на рисунку 5.4.
5.3.3 Кільцевий лічильник
На рисунках 5.5 і 5.6 зображені відповідно схема кільцевого лічильника імпульсів та його часові діаграми.
Особливістю лічильника є занесення початкової одиниці в лічильник. Таке занесення здійснюється шляхом короткочасної подачі рівня логічного нуля на вхід «установка». При цьому тригер молодшого розряду встановлюється в одиничний стан, а інші тригери лічильника в нульовий. При подачі імпульсів на тактовий вхід від ГОІ або ГТІ, «одиниця» переміщатиметься уздовж кільця тригерів, залишаючи за собою «нулі». Таким чином, рахунок імпульсів здійснюється в коді «1 з 4».
5.3.4 Синхронний 4-х розрядний реверсивний двійковий лічильник К155ИЕ7
На рисунках 5.7 приведена схема інтегрального лічильника К155ИЕ7. Мікросхема К155ИЕ7 є синхронним 4-х розрядним реверсивним двійковим лічильником. Схема має:
- два рахункові входи (вхід в режимі підсумовування «» і вхід а режимі віднімання «»);
- чотири інформаційні входи паралельного запису D0 D3;
- керуючий вхід , дозволяє паралельний запис інформації;
- вхід установки в «0» R;
- виходи чотирьох розрядів лічильника Q0, Q1, Q2, Q3;
- виходи прямого і зворотного перенесень, що дозволяють здійснювати каскадне з'єднання лічильників без додаткової логіки.
Залежно від станів на настановних та керуючих входах можливі три режими роботи лічильника:
режим установки в логічний «0»;
режим паралельного запису;
режим зберігання;
режим рахунку.
Режим установки в логічний «0» забезпечується подачею на вхід R рівня логічної одиниці. При цьому відключається вхід, що дозволяє запис, і самі входи паралельного запису.
Режим паралельного запису забезпечується подачею на WR і R рівня логічного «0». При цьому інформація, подана на входи D0÷D3 з'являється на виходах тригерів незалежно від стану вхідного тактового імпульсу.
Режим зберігання забезпечується подачею на вхід WR рівня логічної «1», а на вхід R - рівня логічного «0».
Надходження тактового імпульсу приводить до зміни стану лічильника на наступне в послідовності двійкового рахунку. Подальший рахунок здійснюється по кожному перепаду з 0 в 1 за наявності на другому рахунковому вході рівня логічної «1».
На виході прямого перенесення CR формується перепад з «1» в «0» при переповнюванні лічильника, тобто при появі в ньому максимального числа 15. На виході зворотного перенесення ВR імпульс формується при появі на виходах всіх розрядів лічильника логічного нуля.
Тривалість імпульсів на виходах СR і BR рівна тривалості «негативного» імпульсу на рахунковому вході.
5.4 Завдання, порядок виконання роботи і проведення
досліджень
5.4.1 Підготовка до роботи
5.4.1.1 Вивчити роботу лічильників на окремих тригерах (лічильники прямого і зворотного рахунку, синхронні та асинхронні лічильнки, кільцеві лічильники різної розрядності). Користуючись довідником з інтегральних мікросхем [16], проставити номери виводів мікросхем на складених схемах тригерів.
Зобразити часові діаграми роботи лічильників і скласти відповідні ним таблиці станів.
4.4.1.2 Вивчити роботу синхронного реверсивного двійкового лічильника К155ИЕ7.
Користуючись довідником [16], накреслити його схему, умовні позначення і таблиці станів, зобразити часові діаграми роботи.
5.4.2 Проведення досліджень
5.4.2.1 Зібрати по черзі схеми лічильників на окремих тригерах (лічильники прямого і зворотного рахунку, синхронні та асинхронні лічильнки, кільцеві лічильники різної розрядності). Подати на їх входи відповідні керуючі та інформаційні сигнали. За наслідками досліджень замалювати отримані часові діаграми і порівняти їх з раніше складеними при підготовці до роботи.
Дослідження проводити в режимі подачі імпульсів від ГОI, а також ГТІ.
5.4.2.2 Дослідити роботу інтегрального лічильника К155ИЕ7. Подати на входи інтегрального лічильника відповідні інформаційні та керуючі сигнали. Встановити по черзі режими установки в логічний "0", режим паралельного запису, зберігання і рахунку. Визначити які перепади напруги виникають на входах прямого і зворотного перенесення СR і BR при подачі певної кількості імпульсів на відповідні рахункові входи.
Скласти схему, що збільшує розрядність двійкового лічильника, використовуючи при цьому логічні елементи і тригери, розташовані на лицьовій панелі стенду.
Зняти і замалювати осцилограми роботи лічильника і на їх основі зобразити часові діаграми його роботи.
5.4.3 Зміст звіту
У звіті повинні бути представлені схеми і умовні позначення досліджуваних схем лічильників, часові діаграми і таблиці станів, що ілюструють їх роботу, зміряні параметри, висновок про результати досліджень.
6 ЛАБОРАТОРНА РОБОТА № 5
ДОСЛІДЖЕННЯ РОБОТИ ДІЛЬНИКІВ ЧАСТОТИ
6.1 Мета лабораторної роботи
Вивчення принципів роботи, методів синтезу дільників частоти, придбання навичок і умінь побудови і перевірки працездатності досліджуваних схем дільників частоти.
6.2 Програма лабораторної роботи
У програму роботи входити дослідження роботи дільників імпульсів, виконаних на лічильниках і логічних елементах.
6.3 Теоретичні відомості
Принципи роботи дільників частоти приведені в книгах [2,3,6,7]. Дільники частоти знайшли ширстое застосування в обчислювальній техніці, пристроях автоматики, телемеханіки, управління, побутовій техніці.
Дільниками частоти називають пристрої виробляючі М вихідних імпульсів у відповідь на кожні N вхідних. Відношення N/М називається коефіцієнтом ділення.
Дільники частоти з будь-яким коефіцієнтом ділення будують на основі підсумовуючих або віднімаючих лічильників і логічних елементів.
6.3.1 Дільник частоти на підсумовуючому лічильнику
На рисунку 6.1 показана схема дільника частоти з коефіцієнтом ділення 6, побудованого на основі двійкового лічильника, що підсумовує, а на малюнку 6.2 представлені часові діаграми його роботи.
Після приходу шести имульсов на вхід підсумовуючого лічильника, його виходи встановляться в стани - 0110, що відповідає цифрі 6 в десятковій системі числення. При цьому на усі чотири входи логічного елементу DD 10 поступає напруга, рівна за величиною логічної "1" і, отже, на виході цього елементу виникає напруга, рівна логічному нулю. Елемент DD 19 інвертує його і рівень логічної одиниці, що поступає на вхід R, скидає лічильник в нульовий стан. На виході логічного елементу DD 10 з'являється рівень логічною "1", на виході елементу DD 19 рівень логічного нуля, переводячий лічильник DD 1 в режим рахунку з підсумовуванням. При подальшому приході вхідних імпульсів цикл роботи повторюється. Виходами дільника є вихід DD 10 (вихідний імпульс - "негативний") або вихід DD 19 (вихідний имцульс -" позитивний").
Подібним же чином будуються і інші дільники частоти. У тих випадках, коли коефіцієнт ділення можна розкласти на множники, дільники частоти можна робити багатоступінчастими, такими, що складаються з декількох дільників з коефіцієнтами ділення, рівними відповідним множникам. Так, наприклад, якщо необхідно побудувати дільника частоти на 24, то його можна утворити шляхом ділення спочатку на 2 (використовуючи один рахунковий тригер), а потім вихід цього дільника з'єднати з входом дільника на 12, побудованого на інтегральному лічильнику DD 1 і логічних елементах за описаним вище принципом.
6.3.2 Дільник частоти на віднімаючому лічильнику
На рисунках 6.3, 6.4 зображена схема і часові діаграми роботи дільника частоти із заданим коефіцієнтом перерахунку, який засновано на базі віднімаючого лічильника, що має режим паралельного занесення. Діаграми відповідають коефіціентові ділення 9.
Даний дільник імпульсів працює наступним чином. На входи D0÷D3 мікросхеми DD 1 подається двійковий код десяткового числа, рівного коефіцієнту ділення. При подачі на віднімаючий вхід лічильника послідовності імпульсів від ГТІ або ГОІ вміст лічильника зменшується і після вступу на вхід лічильника кількості імпульсів, рівної коефіцієнту ділення, лічильник обнуляється. На його виході зворотного перенесення BR виникає перепад з 1 в 0. Цей перепад поступає на вхід дозволу паралельного запису WR і в лічильник знову заноситься двійкове число, рівне коефіцієнту ділення. Після цього лічильник знову переводиться в режим віднімання і цикл роботи повторюється.
Виходом дільника є вихід зворотного перенесення ВR.
На рисунку 6.5 представлена схема і часові діаграми дільника частоти з коефіцієнтом перерахунку , де N - будь-яке число від 1 до 16.
Схема є двоступінчатим дільником. Перший ступінь дільника утворений на основі мікросхеми DD 1 з коефіцієнтом ділення , другий ступінь дільника є тригерним дворозрядним лічильником-дільником на 3. При необхідності збільшення коефіцієнта ділення розрядність двійкового лічильника необхідно збільшити. Самостійно зобразіть часові діаграми роботи даної схеми при N, що відповідає таблиці 6.1.
Таблиця 6.1 – Коефіцієнти N згідно з варіантами
|
Номер бригади |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
|
N |
2 |
3 |
5 |
7 |
8 |
11 |
13 |
12 |
14 |
15 |
4 |
6.3.3 Дільник частоти з роздрібним коефіцієнтом ділення
На рисунку 6.6 представлена схема дільника частоти з коефіцієнтом ділення 1,5. Схема містить двійковий лічильник DD 1 і суматор по модулю 2, виконаний на логічних елементах 2И-НЕ. На рахунковий вхід "+1" лічильника поступає вихідний сигнал схеми суматора по модулю 2, а на входи схеми суматора - тактовий сигнал і вихідний сигнал з другого розряду лічильника. Якщо на виході другого розряду лічильника встановлюється рівень логічного 0, то сигнал на виході суматора повторює вхідний тактовий сигнал з урахуванням деякої часової затримки. Якщо ж на виході другого розряду встановлюється рівень логічною 1, то тактовий сигнал на виході суматора інвертується. Це призводить до збільшення кількості переходів з 1 в 0 і з 0 в 1 на виході схеми суматора і викликає додаткові перемикання лічильника DD 1. У результаті на виході "1" лічильника частота сигналу менше вхідної частоти не в 2, а в 1,5 рази, а на виході "2" - в три рази.
6.4 Завдання, порядок виконання роботи і проведення
досліджень
6.4.1 Підготовка до роботи
6.4.1.1 Вивчити принципи побудови і роботу цифрових дільників частоти на інтегральних схемах (дільники частоти на основі лічильників, що підсумовують або віднімають, багатоступінчасті дільники частоти, дільники частоти на основі лічильників з підвищеною розрядністю та ін.)
Вивчити паспортні дані, характеристики і основні режими роботи мікросхем, що становлять схеми дільників частоти.
6.4.1.2 Самостійно розробіть та зобразіть часові діаграми роботи для схеми, яку зображено на рисунку 6.5, при N, що відповідає таблиці 6.1.
6.4.1.3 Самостійно розробіть та зобразіть часові діаграми роботи для схеми, яку зображено на рисунку 6.6.
6.4.2 Проведення досліджень
6.4.2.1 Зібрати по черзі схеми досліджуваних дільників частоти. Для цього подати на вхід дільника імпульси від ГОІ і по світлодіодних індикаторах визначити правильність функціонування розроблених схем.
6.4.2.2 Досліджувати ті ж схеми в динамічному режимі, для чого на вхід дільника подати імпульси від ГТІ, стан виходів елементів дільника спостерігати світлодіодних індикаторах або за допомогою осцилографа. Замалювати осцилограми сигналів і на їх основі побудувати часові діаграми, порівняти їх із заздалегідь складеними.
6.4.3 Зміст звіту
У звіті мають бути представлені схеми, часові діаграми, що ілюструють роботу дільників частоти, виміряні параметри, пропозиції по можливому застосуванню дільників частоти в конкретних технічних пристроях, узагалення про результати дослідження.
ПЕРЕЛІК ПОСИЛАНЬ
1. Преснухин Л.Н., Воробьев Н.В., Шишкевич А.А. Расчет элементов цифровых устройств. – М.: Высшая школа, 1982.
2. Аналоговые и цифровые интегральные микросхемы/ Под ред. С.В. Якубовского. – М.: Радио и связь, 1984.
3. Бойт К. Цифровая электроника. – М.: Техносфера, 2007 – 472 с.
4. Калабеков Б.А, Мамзелев И.А.. Цифровые устройства и микропроцессорные системы. М. «Радио и связь». 1987.
5. Каган Б.М.. Электронные вычислительные машины и системы. М. Энергоатомиздат. 1991.
6. Дроздов Е.А., Комарницкий В.А., Пятибратов А.П.. Электронные вычислительные машины единой системы. М. «Машиностроение». 1981.
7. Якубовский С.В. и др. Справочник «Цифровые и аналоговые МКС». М., Издательство «Радио и связь». 1989.
8. Аванесян Г.Р., Левшин В.П. Интегральные МКС ТТЛ, ТТЛШ. М., Издательство «Радио и связь». 1992.
9. Бирюков С.А., Применение цифровых микросхем серий ТТЛ и КМОП. М., Издательство ДМК. 1999.
10. Гук М. Интерфейсы ПК: справочник. М., ЗАО «Издательство «Питер», 1999.
11. Гук М. Аппаратные средства IBM PC. Энциклопедия. М., ЗАО «Издательство «Питер», 1999.
12. Яблонский С.В. Введение в дискретную математику. – М.: Наука, 1986. –384 с.
13. Нефедов В.Н., Осипова В.А. Курс дискретной математики – М.: Издательство МАИ, 1992. –264с.
14. Мендельсон Э. Введение в математическую логику. – М.: Наука, 1984. –319с.
15. Гаврилов Г.П., Сапоженко А.А. Задачи и упражнения по курсу дискретной математики. – М.: Наука, 1992. –408с.
16. Шило В.Л. Популярные цифровые микросхемы.: Справочник. – М.: Радио и связь, 1987. – 352 с.: ил. – (Массовая радиобиблиотека. Вып. 1111).
|
|
Х2, Х1 |
|||
|
10 |
11 |
01 |
00 |
|
|
0 |
1 |
0 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
S1
S2
S3
Рисунок 2.1 – Карта Карно інверсної мажоритарної функції
а)
б)
в)
г)
д)
Рисунок 2.3 – Досліджувані схеми
Рисунок 2.2 – Схема логічного автомата
Рисунок 3.1 – Шифратор коду «1 з 3» у двійковий код
а1
a0
F3 F2 F1
&
&
&
&
&
F3
&
F2
&
F1
F0
а1 а0
&
1
1
Рисунок 3.2 – Дешифратор двійкового коду на два входи
Від ГТІ
«1»
D0 ÷
÷ D7
3
2
1
«1»
«1»
3
2
3
2
1
1
DD3
К155ИД7
DC
F7
F6
F5
F4
F3
F2
F1
F0
E2
E1
E0
A2
A1
A0
DD2
К155ИД7
DC
F7
F6
F5
F4
F3
F2
F1
F0
E2
E1
E0
A2
A1
A0
-1
D2
DD1
К155ИЕ7
СТ
Рисунок 6.3 – Дільник на основі віднімаючого двійкового лічильника
«0»
=
Q2
ГТІ
Q3
Q2
Q1
Q0
R
WR
+1
D3
D1
D0
Рисунок 3.3 – Схема паралельної роботи двох дешифраторів
Перемкнути з «1» на «0»
F7
F3
F2
F1
F0
R
Від ГТІ
Стан 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 0 1
Рисунок 3.4 – Діаграма роботи дешифраторів К155ИД7
Перемкнути з «1» на «0»
Від ГТІ або ГОІ
«1»
D0 ÷
÷ D7
3
2
1
4
«1»
3
2
3
2
1
1
DD3
К155ИД7
DC
F7
F6
F5
F4
F3
F2
F1
F0
E2
E1
E0
A2
A1
A0
DD2
К155ИД7
DC
F7
F6
F5
F4
F3
F2
F1
F0
E2
E1
E0
A2
A1
A0
-1
D2
DD1
К155ИЕ7
СТ
Q3
від ГТІ
=
Q2
DD10
Q3
Q2
Q1
Q0
R
WR
+1
D3
D1
D0
Рисунок 3.5 – Схема дешифратора на чотири входи
4
4
4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
&
&
Рисунок 4.1 – Схема і умовне позначення RS-триггера з
інверсними входами
Рисунок 4.2 – Схема і умовне позначення RS-тригера
з прямими входами
1
1
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
&
&
C
C
&
&
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
Рисунок 4.3 – Схема і умовне позначення тактованого
RS-тригера з прямими входами
&
&
(в
D
1
C
C
&
&
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
&
&
Рисунок 4.4 – Схема і умовне позначення потенційного
тригера D
T
R
Т EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
(б
(а
C
EMBED Equation.DSMT4
R
EMBED Equation.DSMT4
EMBED Equation.DSMT4
Рисунок 4.5 – Умовне позначення потенційного D-тригера (а), схема (б) і умовне позначення (в) рахункового Т-тригера
EMBED Equation.DSMT4
EMBED Equation.DSMT4
C
EMBED Equation.DSMT4
R
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
Рисунок 6.2 – Діаграми роботи дільника на 6
Q1
DD19
Q0
«1»
=
СТАН 1 2 3 4 5 6 0 1 2 3 4 5 6 0 1 2 3 4
DD17
DD10
від ГТІ
=
DD19
«1»
=
1
ГТІ
DD18
&
1
1
Рисунок 6.1 – Дільник на 6 на основі підсумовуючого двійкового лічильника
Q3
Сигнал EMBED Equation.DSMT4
Сигнал EMBED Equation.DSMT4
Стан 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Сигнал EMBED Equation.DSMT4
Рисунок 4.6 – Діаграма роботи лічильного Т-тригера
Q2
Q1
BR
CR
-1
D2
DD1
К155ИЕ7
СТ
Q0
R
WR
+1
D3
D1
D0
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
Y
X3
X2
X1
Рисунок 5.7 - Синхронний реверсивний двійковий лічильник К155ИЕ7
Q3
Q2
Q1
BR
CR
-1
D2
DD1
К155ИЕ7
СТ
Q0
R
WR
+1
D3
D1
Рисунок 5.5 – Схема кільцевого лічильника
D0
Q2
Q3
Q2
Рисунок 5.6 – Діаграми роботи кільцевого лічильника
Q1
Q0
EMBED Equation.DSMT4
СТАН 0 1 2 3 0 1 2 3 0 1 2 0 0 0 0 0 0 0
EMBED Equation.DSMT4
Рисунок 5.1 – Схеми асинхронних двійкових лічильників прямого (а) і зворотнього (б) відліку
Рисунок 5.3 – Схема синхронного двійкового лічильника прямого відліку
СТАН 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1
EMBED Equation.DSMT4
Q0
Q1
Q2
Q3
EMBED Equation.DSMT4
СТАН 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14
EMBED Equation.DSMT4
Q0
Q1
Q2
Q3
а)
б)
Рисунок 5.2 – Діаграми роботи прямого (а) і зворотнього (б) асинхронних лічильників
Зона некоректного кода
Зона некоректного кода
В
Рисунок 5.4 – Діаграми роботи синхронного лічильника
Q1
A
Q0
EMBED Equation.DSMT4
СТАН 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
EMBED Equation.DSMT4
Рисунок 6.4 – Діаграми роботи дільника на 9
Q0
R
«0»
=
Q3
Q2
Q1
BR
CR
+1
D2
DD1
К155ИЕ7
СТ
Q0
R
WR
-1
D3
D1
D0
коефіцієнт ділення
СТАН 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3
EMBED Equation.DSMT4
Q1
коефіцієнт ділення
Рисунок 6.5 – Дільник з коефіцієнтом EMBED Equation.DSMT4
від ГТІ
=
«1»
=
Q3
Q2
Q1
BR
CR
+1
D2
DD1
К155ИЕ7
СТ
Q0
R
WR
-1
D3
D1
D0
C
EMBED Equation.DSMT4
R
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
C
EMBED Equation.DSMT4
R
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
EMBED Equation.DSMT4
&
&
&
&
&
«ВИХІД»
=
Рисунок 6.6 – Дільник з коефіцієнтом ділення 1,5
від ГТІ
=
«1»
=
Q3
Q2
Q1
BR
CR
-1
D2
DD1
К155ИЕ7
СТ
Q0
R
WR
+1
D3
D1
D0