Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Введение
В данной курсовой работе предлагается разработать устройство сбора данных на базе микропроцессора и изучить блок памяти этого устройства, а также изучив теорию, построить пространство памяти заданного объема и конфигурации.
Сегодня компактная микроэлектронная “память” широко применяется в современной электронной аппаратуре самого различного назначения. Важными критериями памяти являются объем, разрядность и скорость доступа к ней. В наши дни они достигают 8 Гб, 1024 и 1200 бит/с соответственно. В ПК память определяют как функциональную часть, предназначенную для записи, хранения и выдачи команд и обрабатываемых данных. Комплекс технических средств, реализующих функцию памяти, называют запоминающим устройством (ЗУ). Для обеспечения работы процессора (микропроцессора) необходимы программа, т. е. последовательность команд, и данные, над которыми процессор производит предписываемые командами операции. Команды и данные поступают в основную память ЭВМ через устройство ввода, на выходе которого они получают цифровую форму представления, т. е. форму кодовых комбинаций 0 и 1. Основная память, как правило, состоит из ЗУ двух видов оперативного (ОЗУ) и постоянного (ПЗУ).Оперативное ЗУ предназначено для хранения переменной информации, оно допускает изменение своего содержимого в ходе выполнения процессором вычислительных операций с данными. Это значит, что процессор может выбрать (режим считывания) из ОЗУ код команды и данные и после обработки поместить в ОЗУ (режим записи) полученный результат.
В настоящее время данное построение памяти в МПС довольно устарело, уже давно применяются высокоскоростные блоки памяти большого объема. Т. е. объемы памяти рассматриваемые в данной курсовой работе, уже не используются как блоки памяти для ЭВМ. Однако они находят применение в схемах микроконтроллеров, где большие объемы памяти не являются важными параметрами. При этом они не требуют больших затрат на изготовление, т. е. они оправдывают себя своей дешевизной и разнообразием.
Данной курсовая работа посвящена изучению блока памяти. А именно, задача состоит в построении пространства памяти заданного объема и конфигурации.
1 Общая структура МПС
Микропроцессор (МП) – центральная часть любой микропроцессорной системы (МПС) – включает в себя арифметико-логическое устройство (АЛУ) и центральное управляющее устройство (ЦУУ), реализующее командный цикл. МП может функционировать только в составе МПС, включающей в себя, кроме МП, память, устройства ввода/вывода, вспомогательные схемы (тактовый генератор, контроллеры прерываний и прямого доступа к памяти (ПДП), шинные формирователи, регистры-защелки и др [1].
В любой МПС можно выделить следующие основные части (подсистемы):
процессорный модуль;
память;
внешние устройства (внешние ЗУ + устройства ввода/вывода);
подсистему прерываний;
подсистему прямого доступа в память.
Рисунок 1.1 – Структура МПС с интерфейсом "Общая шина"
Связь между процессором и другими устройствами МПС может осуществляться по принципам радиальных связей, общей шины или комбинированным способом. В однопроцессорных МПС, особенно 8- и 16-разрядных, наибольшее распространение получил принцип связи "Общая шина", при котором все устройства подключаются к интерфейсу одинаковым образом (Рисунок 1.1).
Все сигналы интерфейса делятся на три основные группы – данных, адреса и управления. Многочисленные разновидности интерфейсов "Общая шина" обеспечивают передачу по раздельным или мультиплексированным линиям (шинам). Например, интерфейс Microbus, с которым работают большинство 8-разрядных МПС на базе i8080, передает адрес и данные по раздельным шинам, но некоторые управляющие сигналы передаются по шине данных [1]. Интерфейс Q-bus, используемый в микро-ЭВМ фирмы DEC (отечественный аналог – микропроцессоры серии К1801) имеет мультиплексированную шину адреса/данных, по которой эта информация передается с разделением во времени. Естественно, что при наличии мультиплексированной шины в состав линий управления необходимо включать специальный сигнал, идентифицирующий тип информации на шине.
Обмен информацией по интерфейсу производится между двумя устройствами, одно из которых является активным, а другое – пассивным. Активное устройство формирует адреса пассивных устройств и управляющие сигналы. Активным устройством выступает, как правило, процессор, а пассивным – всегда память и некоторые ВУ. Однако иногда быстродействующие ВУ могут выступать в качестве задатчика (активного устройства) на интерфейсе, управляя обменом с памятью.
Концепция "Общей шины" предполагает, что обращения ко всем устройствам МПС производится в едином адресном пространстве, однако, в целях расширения числа адресуемых объектов, в некоторых системах искусственно разделяют адресные пространства памяти и ВУ, а иногда даже и памяти программ и памяти данных.
2 Подсистема памяти МПС
Распределение адресного пространства.
Объем адресного пространства МПС с интерфейсом "Общая шина" определяется главным образом разрядностью шины адреса и, кроме того, номенклатурой управляющих сигналов интерфейса. Управляющие сигналы могут определять тип объекта, к которому производится обращение (ОЗУ, ВУ, стек, специализированные ПЗУ и др.). В случае если МП не выдает сигналов, идентифицирующих пассивное устройство (или они не используются в МПС), – для селекции используются только адресные линии. Число адресуемых объектов составляет в этом случае 2k, где k - разрядность шины адреса. Будем называть такое адресное пространство "единым" [2]. Иногда говорят, что ВУ в едином адресном пространстве "отображены на память", т.е. адреса ВУ занимают адреса ячеек памяти. Пример организации селекции устройств в едином адресном пространстве МПС на базе i8080 и распределение адресного пространства показаны на рисунке 2.1 и рисунке 2.2 соответственно.
Рисунок 2.1 – Структура единого адресного пространства
|
0FFF |
1000 FEFF |
FF00 FFFF |
|
ПЗУ 4К |
ОЗУ до 59,75К |
ВУ 0,25К |
Рисунок 2.2 – Пример распределения единого адресного пространства
При небольших объемах памяти в МПС целесообразно использовать некоторые адресные линии непосредственно в качестве селектирующих (Рисунок 2.3), что позволяет уменьшить объем оборудования МПС за счет исключения селектора адреса [2]. При этом, однако, адресное пространство используется крайне неэффективно.
При использовании информации о типе устройства, к которому идет обращение, можно одни и те же адреса назначать для разных устройств, осуществляя селекцию с помощью управляющих сигналов.
Так, большинство МП выдают в той или иной форме информацию о типе обращения. В результате в большинстве интерфейсов присутствуют отдельные управляющие линии для обращения к памяти и вводу/ выводу, реже - стеку или специализированному ПЗУ. В результате суммарный объем адресного пространства МПС может превышать величину 2k.
Рисунок 2.3 – Использование адресных линий для прямой селекции устройств
3 Устройства памяти
Устройства памяти микропроцессорной системы (МПС) могут быть внешними (винчестер, дисковод, CD-ROM и т.д.) и внутренними (ОЗУ, ПЗУ) [3].
В данной курсовой работе рассматривается внутренняя память МПС, которая может быть:
В свою очередь ПЗУ по способу записи/перезаписи информации различаются следующим образом.
ПЗУ – постоянные запоминающие устройства, в основу которых положены диодные матрицы. Матрицы прожигаются на заводе-изготовителе, пользователь ничего изменить не может (рисунок 3.1). При подаче U > Uдоп диод сгорает, остается перемычка; при сгоревшем диоде Uузла = 0; при функционирующем диоде Uузла = 1
ППЗУ – перепрограммируемые ПЗУ (матрицы поставляются пользователю с уровнем 1 во всех узлах, пользователь может только один раз прожечь матрицу по своей программе).
РПЗУ – репрограммируемые (т.е. многократно программируемые) ПЗУ.
Рисунок 3.1 – Элемент диодной матрицы.
По способу стирания информации РПЗУ могут быть: ультрафиолетовыми и электрическими.
Оперативные запоминающие устройства ОЗУ могут быть: динамическими (DRAM) и статическими (SRAM).
В динамических ОЗУ, построенных на МОП-транзисторных ячейках с дополнительной емкостью, информация после считывания пропадает, поэтому требуется ее регенерация (восстановление), а значит, такие ОЗУ при своей очевидной дешевизне имеют низкое быстродействие.
Статические ОЗУ, построенные на триггерных ячейках, хранят информацию после считывания и регенерации не требуют, имеют высокое быстродействие, хотя и существенно дороже динамических ОЗУ.
Современные схемы ОЗУ сочетают в себе обе технологии (SDRAM).
4 Статические ОЗУ, принципы построения
Рисунок 4.1 – Микросхема статической памяти
Шина адреса (рисунок 4.1) подключается к микросхеме памяти по N адресным входам: A0 – AN –1.
Шина данных подключается по входам/выходам D, количество которых зависит от того, сколько матриц размещено в кристалле.
CS – вход выборки кристалла, управляет подключением буфера данных к шине.
– вход запись/чтения, определяет подключение входного или выходного буфера данных к шине данных.
Рассмотрим принцип выбора ячейки памяти по адресу.
Входы адресной шины подключаются к дешифраторам (DC) строки и столбца матрицы. Предположим, что к микросхеме подключается четыре адресных линии (А0 – А3), причем линии А0, А1 подаются на DC строки, а линии А2, А3 – на DC столбца.
а) б)
Рисунок 4.2 – Выбор ячейки по адресу: а) – триггера; б) – элемента матрицы
Предположим, что на адресных входах указан адрес 9, т.е. 1001.
Таким образом, DC строки по А0 =1, А1 =0 установит 1 на выходе 1, а DC столбца по А2 =0, А3 =1 установит 1 на выходе 2.
Во всех узлах матрицы расположены триггеры. Вход синхронизации триггера и его выход на общую для данной матрицы линию данных подключаются, как показано на рисунке 4.2, а. [4]
Очевидно, что функционировать будет только тот триггер, у которого на входы элемента И от DC строки и DC столбца попадут 1.
В нашем случае будет выбран элемент матрицы, обведенный в кружок (рисунок 4.2, б).
5 Принцип записи/чтения информации
Инициализируем элемент матрицы, подав адрес на адресные входы. Теперь покажем, как будет происходить процесс записи/чтения данных. [4] Заметим, что каждая матрица имеет один общий провод данных, т.е. каждый разряд данных записан в своей матрице. Адресация таких матриц производится параллельно.
Рассмотрим обращение к одному разряду данных. Только при подаче на вход CS уровня 0 (рисунок 5.1) на выходе управляющих схем буферов чтения и записи может появиться 1. Причем на выходе управления буфером записи 1 появится при 0 на входе , а на выходе управления буфером чтения – при 1 на .
Рисунок 5.1 – Функции входов CS и
6 Определение емкости ПЗУ и ОЗУ
Разрядность ША – 20, ШД – 8.
Адреса, покрываемые ПЗУ – 00000h×07FFFh
Адреса, покрываемые ОЗУ – 0C000h×0FFFFh
Емкость микросхемы ПЗУ - 64К ´ 1
Емкость микросхемы ОЗУ - 128К ´ 8
По полученному диапазону адресов определим емкость ПЗУ и ОЗУ [5].
Определим количество изменяющихся разрядов и запишем адрес в двоичном коде.
Емкость ПЗУ.
Начальный адрес: 00000000000000000000b.
Конечный адрес: 00000111111111111111b.
Изменились 15 разрядов, следовательно, емкость ПЗУ – 215.
Для 8-разрядной шины данных емкость ПЗУ 215× 8:
215 = 210 × 25,
210 = 1К – килобит.
Таким образом, емкость ПЗУ равна 32К×8.
Емкость ОЗУ.
Начальный адрес: 00001100000000000000b.
Конечный адрес: 00001111111111111111b.
Изменилось 18 разрядов.
Для 8-разрядной шины данных емкость ОЗУ равна: 218 × 8,
218 = 210× 28 = 256К.
Таким образом, емкость ОЗУ равна 256К×8.
Для изображения схемы необходимо определить:
Емкость микросхемы ПЗУ - 64К ´ 1 (рисунок 6.1), а емкость микросхемы ОЗУ - 128К ´ 8 (рисунок 6.2).
Таким образом, схема ПЗУ имеет 15 адресных входов 32К = 215, восемь входов/выходов данных и вход CS (выборки кристалла).
Схема ОЗУ имеет 18 адресных входов 256К= 218, 8 входов/выходов данных и входы CS и .
Рисунок 6.1 – Микросхема ПЗУ 64К×1
Рисунок 6.2 – Микросхема ОЗУ 128К×8
7 Построение пространства памяти заданного объема
Структура ПЗУ.
Емкость ПЗУ – 32К ´ 8. Емкость микросхемы 64К´ 1, значит, для получения нужной емкости ПЗУ необходимо объединить параллельно восемь микросхем 64К´ 1 при этом один адресный вход заземлить (рисунок 7.1) [5].
Рисунок 7.1 – Структура ПЗУ 32К´ 8
Структура ОЗУ.
Емкость ОЗУ 256К´8, емкость микросхемы 128К´8, значит, для построения такого ОЗУ необходимо объединить параллельно по адресным входам и входу CS 2 микросхемы, каждая из которых обеспечит четыре разряда шины данных (рисунок 7.2) [5].
Рисунок 7.2 - Схема оперативной статической памяти емкостью 256Кх8
8 Общая структура памяти
Исходя из задания наши адреса следующие:
- начальный адрес ПЗУ – 00000h - 00000000000000000000b.
- начальный адрес ОЗУ – 0С000h - 00001100000000000000b.
По состоянию разрядов: А15, А14 – 00 работает ПЗУ, а по состоянию А15, А14 – 11 работает ОЗУ. Составим таблицу истинности для дешифратора направлений ОЗУ-ПЗУ (Таблица 8.1).
Таблица 8.1 – Таблица истинности дешифратора
|
А15 |
А14 |
ПЗУ |
ОЗУ |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
Исходя из таблицы истинности, составим функции направлений памяти, т. к. мы составляем функцию по низкому уровню (0), то берем инверсию выражений:
ПЗУ:
ОЗУ:
С помощью простейшей логики можно построить дешифратор направлений ПЗУ/ОЗУ (рисунок 8.1).
Рисунок 8.1 – Дешифратор направлений ПЗУ-ОЗУ
Для построения ОЗУ обратимся к адресам, на которых работает эта память. Селектор адреса определяет направление на микросхему. Если А17 – 0, задействуется первая микросхема ОЗУ, если 1 – вторая и т.д. Составим таблицу истинности для селектора адреса (Таблица 8.2).
Таблица 8.2 – Таблица истинности селектора адреса ОЗУ
|
А17 |
CS0 |
CS1 |
|
|
0 |
0 |
0 |
1 |
|
1 |
0 |
1 |
0 |
Исходя из таблицы истинности, составим выражения для функций микросхем ОЗУ:
CS0:
CS1:
На основе выражений составим схему селектора адреса ОЗУ (Рисунок 8.2).
Рисунок 8.2 – Селектор адреса микросхем ОЗУ
Учтем схему дешифратора направлений и построим общую структуру внутренней памяти процессорной системы, состоящую из ПЗУ и статического ОЗУ (Приложение) [5].
Заключение
В данной курсовой работе была осуществлена задача разработки блока внутренней памяти процессорной системы, состоящую из ПЗУ и статического ОЗУ. Были описаны в аналитическом, структурном и расчетно-графическом виде все необходимые узлы и элементы.
При расчете данной курсовой работы использовались математические и графические пакеты, такие как:
Список литературы
[1] Угрюмов Е.П. Цифровая схемотехника. СПб: БХВ-СПб, 2000.
[2] Большие интегральные микросхемы запоминающих устройств: справочник. М.: Радио и связь, 1990.
[3] Бойко В.И. и др. Схемотехника электронных систем. Аналоговые и импульсные устройства. СПб.: БХВ-Петербург, 2004.
[4] Опадчий Ю.Ф. и др. Аналоговая и цифровая электроника. - М.: Радио и связь, 1997.
[5] Набиев Н.К. Задания к курсовому проекту и методические указания по ее выполнению по дисциплине « Цифровые устройства и микропроцессоры ». Петропавловск, 2008.
А12
А11
А10
10
10
CS
CS
CS
АВ[15:0]
ВУ
ПЗУ
ОЗУ
Процессорный модуль
CS
CS
CS
Селектор адреса
АВ15:0
ВУ
ПЗУ
ОЗУ
Процессорный модуль
Интерфейс «Общая шина»
Память
Процессор
ВУ
ВУ