Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Министерство РФ связи и информатизации
Московский технический университет связи и информатики
Кафедра ВТиУС
Курсовая работа по дисциплине ВТиИТ
Дьяконов П.Ю.
Группа ОС0101
Москва 2004
Содержание
Задание…………………………………………………………………………………….3
Введение…………………………………………………………………………………...4
1. Архитектура УСД……………………………………………………………………….5
2. Блока управления
2.1. Структурная схема блока управления……………………………………………….6
2.2. Схема алгоритма функционирования УСД на уровне микроопераций…………...7
2.3. Схема алгоритма функционирования УСД на уровне микрокоманд……………..8
2.4. Граф состояний блока управления…………………………………………………..9
2.5. Определение разрядности регистра состояний……………………………………..9
2.6. Таблица истинности комбинационной части блока управления…………………10
2.7. Логические выражения для выходных сигналов КЦУ и их минимизация………11
2.8. Функционально-логическая схема блока управления…………………………….12
3. Блок памяти
3.1. Расчет числа микросхем в блоке памяти…………………………………………..13
3.2. Структурная схема блока памяти…………………………………………………..13
4. Блок формирования адреса памяти
4.1. Определение числа микросхем в блоке формирования адреса памяти………….14
4.2. Структурная схема блока формирования адреса памяти…………………………14
5. Блок формирования номера канала
5.1. Общая схема блока формирования номера канала………………………………..15
5.2. Таблица опроса номера канала……………………………………………………..16
5.3. Структурная схема блока формирования номера канала…………………………17
6. Расчет максимального быстродействия УСД………………………………………..18
Заключение………………………………………………………………………………..19
Список использованной литературы…………………………………………………….20
Задание
Разработать устройство сбора данных (УСД), которое циклически опрашивает N аналоговых входных каналов, выполняет аналого-цифровые преобразования сигнала входного канала и полученные цифровые отсчеты в оперативную память.
Данные для выполнения данной курсовой работы приведены в таблице 1.
Таблица 1.
Вариант 6.
|
Число каналов |
10 |
|
Порядок опроса |
6,3,5,2,4,1,9,10,8,7 |
|
Начальный адрес |
О3Е5 |
|
Емкость ОЗУ |
2048×8 |
|
БИС ОЗУ |
К132РY2 |
|
Триггеры РС |
JK |
Алгоритм функциональной УСД реализовать на схемной логики.
Введение
Информационно-измерительная и управляющая цифровая микропроцессорная система, к которой относится проектируемое устройство сбора данных (УСД) в данной курсовой работе, предназначена для измерения, сбора, обработки, хранения и отображения информации с реальных объектов. Такая система используется практически во всех отраслях народного хозяйства для контроля и управления технологическими процессами, накопления статических данных. В радиотехнических системах и в техники связи УСД используется для обработки сигналов, функционального контроля каналов связи, диагностирования состояния аппаратуры. Первичная информация в УСД поступает, как правило, по каналам от датчиков в виде аналогового напряжения. В УСД информационные каналы опрашиваются. Поступающие из них мгновенные отсчеты сигналов преобразуются в цифровую форму и помещаются в оперативное запоминающее устройство (ОЗУ) с целью последующей их обработки.
1. Архитектура УСД
В состав структурной схемы входят:
Мультиплексор(AMS): имеет N аналоговых входов и m управляющих(адресных) входов. При подаче на адресный вход двоичного числа – адреса – происходит подключение одного из аналоговых каналов, имеющих данный адрес, к выходу AMS.Число опрашиваемых аналоговых каналов связано с числом адресных входов .
АЦП: имеет 1 аналоговый вход и 8 выходов, по которым в двоичном параллельном коде выдается число, соответствующее уровню поданного на вход АЦП отсчета аналогового сигнала. Перед началом работы АЦП на него должен быть подан сигнал запуска.
АЦП выполняет преобразования за несколько тактов. После окончания преобразования АЦП выдает сигнал ОК (оконечное преобразование) на блок управления. Сигнал ОК- флаг (обозначается как Тфл), должен быть зафиксирован с помощью триггера до момента окончания записи данных опрашиваемого канала в ячейку памяти ОЗУ.
AMS и АЦП берутся как стандартные схемы с соответствующими характеристиками.
Блок управления на некоторых тактовых интервалах с учетом осведомительных сигналов, поступающих от других блоков, формирует управляющие сигналы Yn, которые обеспечивают запуск других блоков и согласованную их работу.
В ходе выполнения курсовой работы разрабатываются: ОЗУ, блок формирования адреса памяти, блок формирования номера канала, а также блока управления
2. Блок управления (БУ)
Блок представляет собой конечный автомат.
2.1. Структурная схема блока управления
Схема блока управления состоит из 2 основных узлов: КЦУ (комбинационное цифровое устройство) и РС(регистр состояния). НА вход КЦУ поступают данные с выхода АЦП, представленные в виде параллельного двоичного кода, а преобразования, осуществляемые в КЦУ, состоят в приеме этих данных из того или иного аналогового канала и пересылки их в требуемые ячейки оперативной памяти. Под действием сигналов в элементах КЦУ производится некоторые элементарные действия, называемые микрооперациями. Набор микроопераций, выполняемых в КЦУ одновременно(в одном такте), называется микрокомандой.
2.2. Схема алгоритма функционирования УСД на уровне микроопераций
2.3. Схема алгоритма функционирования УСД на уровне микрокоманд
2.4. Граф состояний блока управления
Произведем разметку схемы алгоритма функционирования УСД на уровне микрокоманд. Начало и конец блок-схемы обозначим а0, что соответствует исходному состоянию управляющего автомата (блока управления). Далее вход каждого блока, следующего за операторными блоками, которые имеют прямоугольную форму, помечаем символами а1,а2,а3, соответствующими последующим состояниям блока управления.
Построение графа осуществляется на основе произведенной разметки блок-схемы алгоритма. Каждому из состояний а0,а1, … управляющего автомата соответствует узел графа. Дугами графа изображаются переходы автомата из одного состояния в другое. Возле каждой дуги указывается условие (если оно есть) перехода x и выполняемая на данном тактовом интервале микрокоманда y.
Переходы синхронного автомата из одного состояния в другое происходит в тактовые моменты времени под действием синхроимпульсов, если условия перехода отсутствуют или эти условия выполняются. Если же условия не выполняются, то блок управления работает в режиме ожидания. При поступлении осведомительного сигнала на тактовом интервале, переход в новое состояние осуществляется при приходе следующего тактового импульса.
Введем следующие пояснения:
Ready=x1
End=x2
First=Load=y1
Start=y2
Write=Next=Inc=y3
2.5. Определение разрядности регистра состояний
S – число вершин графа
2.6. Таблица истинности комбинационной части блока управления
Т.к. в моей курсовой работе используется JK триггер, то составим для него таблицу истинности.
|
Переход |
Текущее состояние |
Следующее состояние |
x1 |
x2 |
J1 |
K1 |
J0 |
K0 |
y1 |
y2 |
y3 |
||
|
a1 |
a0 |
a1 |
a0 |
||||||||||
|
0 |
0 |
0 |
1 |
- |
- |
0 |
- |
1 |
- |
1 |
0 |
0 |
|
|
0 |
1 |
1 |
0 |
- |
- |
1 |
- |
- |
1 |
0 |
1 |
0 |
|
|
1 |
0 |
1 |
0 |
0 |
- |
- |
0 |
0 |
- |
0 |
0 |
0 |
|
|
1 |
0 |
1 |
1 |
1 |
- |
- |
0 |
1 |
- |
0 |
0 |
1 |
|
|
1 |
1 |
0 |
1 |
- |
0 |
- |
1 |
- |
0 |
0 |
0 |
0 |
|
|
1 |
1 |
0 |
0 |
- |
1 |
- |
1 |
- |
1 |
0 |
0 |
0 |
2.7. Логические выражения для выходных сигналов КЦУ и их минимизация
2.8. Функционально-логическая схема блока управления
3. Блок памяти (БП)
3.1. Расчет числа микросхем в блоке памяти
Т.к. у нас емкость ОЗУ: 2048×8 и БИС ОЗУ: К132РУ2, то подсчитаем число микросхем и составим схему блока памяти.
3.2. Структурная схема блока памяти
4. Блок формирования адреса памяти (БФАП)
Этот блок строится на базе четырехразрядного двоичных суммирующих счетчиков с возможностью предварительной записи начального числа для счета.
4.1. Определение числа микросхем в блоке формирования адреса памяти
Определим число микросхем в этом блоке:
Для построения адреса памяти будем использовать в качестве микросхем К555ИЕ7.
4.2. Структурная схема блока формирования адреса памяти
Начальный адрес записан в шестнадцатиричном коде (03Е5). Переведем его в двоичный код и учтем что у нас в этом блоке используется 3 микросхемы, следовательно, 0 в шестнадцатиричном коде при переводе его в двоичный можно не использовать.
Тогда:
5. Блок формирования номера канала (БФНК)
Составим общую схему блока формирования номера канала. Эта схема состоит из счетчика (СТ), блока КЦУ и преобразователя кода (x/y), который состоит из дешифратора и шифратора.
5.1. Общая схема блока формирования номера канала
5.2. Таблица порядка опроса номера канала
|
Порядок опроса |
6 |
3 |
5 |
2 |
4 |
1 |
9 |
10 |
8 |
7 |
|
Выходное состояние |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
|
На адрес входа AMS |
5 |
2 |
4 |
1 |
3 |
0 |
8 |
9 |
7 |
6 |
Далее соберем структурную схему блока формирования номера канала. Учтем, что число каналов больше 8 (число каналов равно 10 по заданию), следовательно, можно взять шифратор в общем виде, а дешифратор соберем на базе микросхемы К555ИД3.
5.3. Структурная схема блока формирования номера канала
6. Расчет максимального быстродействия УСД
В этом пункте требуется подсчитать fВ вх известно, что Fт=500 MГц - тактовая частота,
Тт=2нс - период одного такта,
N=10 - число каналов.
S=3N+1=31 нс
TΣ=S·Tт=62 нс
Где S- число тактов на опрос N каналов,
TΣ- период максимальной fd(частоты дискретизации) для каждого канала.
Тогда:
Заключение
Дальнейшее развитие связи в современном мире требует все больше внедрения вычислительной техники. Поэтому данная курсовая работа посвящена такой важной теме как разработка устройства сбора данных (УСД), которое циклически опрашивает N аналоговых входных каналов, выполняет аналого-цифровые преобразования сигнала входного канала и полученные цифровые отсчеты в оперативную память. Считаю, что полученные при выполнении этой курсовой работы теоретические знания пригодятся мне в будущем.
Список литературы
1. Лебедев О.Н. “Микросхемы памяти и их применение” – М.: Радио и связь, 1990.
2. Багданович М.И. “Цифровые и интегральные схемы” – Беларусь, 1981.
3. Калабеков Б.А. “Микропроцессоры и их применение в системах передачи и обработки сигналов” – М.: Радио и связь, 1998
4. Конспект лекций по ВТиИТ.
РС
КЦУ
Блок памяти (RAM)
Блок формирования адреса памяти
Блок управления
Блок формир. Номера канала
AMS
Addr
ADC
(АЦП)
Формирование начального номера канала
начало
… [ First
агрузка начального адреса памяти
… [ Load
Запуск АЦП (Start)
Ready=1 ?
нет
Запись отчета в память (write)
Формирование следующего адреса памяти
Формирование следующего номера канала
End=1 ?
конец
нет
… [ Inc
… [ Next
да
да
начало
Инициализация
МК1
МК2
Запуск АЦП
Ready=1 ?
нет
МК3
Запись в ОЗУ, формирование следующего адреса ОЗУ, номера канала
End=1 ?
конец
нет
да
да
… [ First, Load
… [ Start
…[ Write, Next, Inc
a0
a1
a2
a3
a0
a0
a1
a2
a3
y1
-
-
-
-
-
y2
x1
y3
x2
D0
D1
D2
D3
PE
+1
-1
R
D0
D1
D2
D3
PE
+1
-1
R
Q0
Q1
Q2
Q3
>15
< 0
СТ2
D0
D1
D2
D3
PE
+1
-1
R
Q0
Q1
Q2
Q3
>15
< 0
СТ2
S
J
C
K
R
T
T
R
J
C
K
S
1
2
DC
0
1
2
3
+U
1
1
&
&
x1
x2
Clock
Reset
&
1
y1
y2
y3
First
Load
Start
Inc
Next
RAM
A0
A1
A2
A3
A4
A5
A6
A7
А8
А9
DI
CS
w/R
DO
DO
A0
A1
A2
A3
A4
A5
A6
A7
А8
А9
DI
CS
w/R
RAM
8
Выходная ШД
1
(от БУ )
Шина адреса
11
(от БФАП)
Входная ШД
8
(от АЦП)
Q0
Q1
Q2
Q3
>15
< 0
СТ2
IN
(с БУ)
ША
(к БП)
9
+Uп
(от БУ)
+Uп
+Uп
Next
(от БУ)
First
СТ
М=10
КЦУ
DC
CD
x/y
End (x2)
(к БУ)
4
4
К выходам AMS
С1
С2
&
R
СТ2
1
2
4
8
Next
(от БУ)
1
First
(от БУ)
&
1
End (x2)
(к БУ)
1
2
4
8
&
Е
+Uп
DC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
1
2
4
8
G
CD
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
In1
In2
In3
In4
.
.
.
InN
К адресным входам AMS
+Uп
8
Write
Load
Inc
Ready
Start
First
Next
End
CLK (500МГц)
Reset
+U
Ready
End
CLK
Reset
Write
First
Next
Load
Inc
Start
сигналы состояния