Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
91
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РФ
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ
ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ
ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ
"РЯЗАНСКИЙ ГОСУДАРСТВЕННЫЙ РАДИОТЕХНИЧЕСКИЙ
УНИВЕРСИТЕТ"
ФАКУЛЬТЕТ АВТОМАТИКИ И ИНФОРМАЦИОННЫХ ТЕХНОЛОГИЙ В УПРАВЛЕНИИ
КАФЕДРА АВТОМАТИЗИРОВАННЫХ СИСТЕМ УПРАВЛЕНИЯ
КОНСПЕКТ ЛЕКЦИЙ по дисциплине
"Архитектура ЭВМ и систем"
Направление: 230200-62 "Информационные системы"
Очная форма обучения
Рязань 2011 г.
В настоящее время широкое распространение получили информационные технологии. Одним из основных понятий, связанных с информационными технологиями является понятие информационного процесса, под которым подразумевается процесс обработки, хранения, передачи информации. Информация, с которой оперируют данные информационные процессы, требуется для организации управления каким либо объектом или физическим процессом. Данное управление, как правило, можно представить через взаимодействие системы управления [СУ] и объекта управления [ОУ] ( рис. 1).
ОУ
СУ
ИК
КУ
Рисунок 1. Организация управления
Объект управления через информационный канал передаёт сведения системе управления, которая, в свою очередь анализируя поступившую информацию, вырабатывает некоторый управляющий сигнал и воздействует им на объект управления через канал управления.
Под информацией в данном контексте понимается совокупность сведений, подлежащих обработке, преобразованию, передаче и хранению. К используемой в информационных системах информации предъявляется ряд требований:
Иногда для принятия некоторого управляющего решения требуется проанализировать и переработать большое количество информации, поэтому в сфере управления широкое распространение получило использование ЭВМ.
Целью данного курса является рассмотрение принципов организации и функционирования ЭВМ с точки зрения архитектуры.
С самого начала развития информационных технологий ученые задумывались, над вопросом измерения количества информации, содержащейся в некотором сообщении. В результате работ в данной области были выделены следующие меры информации:
СТАТИСТИЧЕСКАЯ подразумевает измерение количества информации в информационном сообщении с точки зрения статистики. В данном подходе утверждается, что количество информации содержащееся в сообщении зависит от длинны сообщения и используемого алфавита, и находится следующей зависимости от вышеописанных параметров:
I = n*log2 m, где I- количество информации, n- длинна сообщения, m – число символов алфавита. Данная мера получила название мера ХАРТЛИ по имени ученого, занимающегося этими исследованиями. Если взять сообщение длинной один символ, представленное при использовании двоичного алфавита то вышеописанная формула примет следующий вид:
I = 1*log2 2 , вычислив данное выражение получим, что I= 1. данная двоичная единица информации была названа БИТ. То есть в данном случае можно сказать, что количество переносимой информации одним символом двоичного алфавита равно 1 БИТ. Данная единица является очень маленькой, поэтому были введены более крупные единицы:
Другим подходом к измерению количества информации является подход, предложенный ученым Шенноном. В данном подходе говорится о том, что чем реже встречается данная буква алфавита, тем большую информацию она в себе несет.
Предположим что имеется алфавит из m символов, и каждый символ имеет свою вероятность использования.
a1, a2 …, am
p1,p2,…,pm.
Таким образом количество информации, переносимой i-ым символом алфавита равно Iai = log2 1/pi .
Если предположить, что появление всех букв в сообщении равновероятно, то есть Pi = const, то формула вычисления количества информации примет следующий вид:
pi= 1/m, Iai = log2 1/(1/m) = log2 m.
В данном случае если требуется подсчитать количество информации, содержащейся в сообщении длинной nсимволов то нужно просто получившийся результат количества информации на одну букву умножить на n.
Но не всегда можно принять вероятности появления символов одинаковыми, так как в реальности между ними присутствует корреляция. Например возьмем слово из n символов:
|
a1 |
a2 |
a3 |
a4 |
… |
an |
То количество информации, содержащееся сообщение можно представить в виде суммы: I= n1*log21/p1+ n2*log21/p2+ n3*log21/p3+ nn*log21/pn , где ni – количество букв ai в слове. В этом случае для упрощения, вводят обобщенную меру информации, называемую энтропией источника информации, представляющую собой среднее количество информации, приходящееся на одну букву :
HA=/////////////
Теперь для подсчета количества информации можно использовать формулу I= n*HA .
СЕМАНТИЧЕСКАЯ мера информации связана с процессом познания. То есть чем меньше мы знаем о каком либо объекте, тем больше информации несет каждое новое сообщение о нем. Зависимость количества информации, переносимого сообщением от количества накопленных знаний представлена на рисунке 2. S- тезаурус источника информации, то есть то столько информации предварительно накоплено. Данная мера не используется в вычислительной технике, так как не имеет достаточно точной формализации.
S
I
Рисунок 2. Процесс познания
Пусть P1 – вероятность достижения цели до получения информации, а P2 вероятность достижения цели после получения некоторой информации об объекте управления. Тогда количество информации высчитывается в соответствии со следующим соотношением :
I = log P2/P1 и представляет собой то на сколько получение новой информации об объекте управления увеличило вероятность достижения цели управления. Данная мера информации широко используется в системах управления.
СТРУКТУРНАЯ мера информации связана с объемом запоминающих устройств, куда поступает информация. Структурная мера характеризует объем памяти.
ЭВМ является сложной многофункциональной системой, выполняющей множество разнообразнейших функций.
Система это совокупность взаимосвязанных элементов, функционирующих по определенному правилу с целью достижения определенного результата.
Сложной системой является система, удовлетворяющая ряду следующих условий:
Если у системы есть эти признаки, то это говорит о наличии в системе иерархической организации, который можно проиллюстрировать в виде пирамиды, разделенной на несколько уровней (см. рис.3).
эвм
сэ
оэ
лэ
ээ
Рисунок 3. Иерархическая организация ЭВМ
Где, СЭ –структурные элементы, ОЭ- операционные элементы, ЛЭ - логические элементы, ЭЭ- электрические элементы.
Причем соблюдаются условия:
- ЭВМ=∑ СЭ;
- СЭ = ∑ ОЭ;
- ОЭ = ∑ ЛЭ;
- ЛЭ = ∑ ЭЭ.
Таким образом система связывает нижние уровни с верхними, реализуя тем самым основное свойство иерархической организации: «свойства присущие верхнему уровню не присущи нижнему уровню».
Число структурных элементов в классической ЭВМ равно 5. Принципиальная схема классической ЭВМ представлена на рисунке:
П
ОП
ВП
ВУ
ИФОШ
Рисунок 4. Основные структурные элементы
П - процессор;
ОП - основная память;
ВП – внешняя память;
ВУ – внешнее устройство;
ИФОШ – интерфейс общей шины.
При иерархической организации каждый уровень работы ЭВМ описывается на своем языке. На уровне логических элементов используется алгебра логики. Программирование в ЭВМ начинается на операционном уровне. При программирование на операционном уровне используется язык микроопераций. Примерами структурных элементов могут служить различные регистры, накапливающие сумматоры, шифраторы, дешифраторы, мультиплексоры, де мультиплексоры, схемы сравнения, преобразователи кодов.
Если выйти за рамки рассматриваемого курса, то ЭВМ не является верхним уровнем иерархической организации. Таким образом, можно рассмотреть еще одну пирамиду, в которой ЭВМ будет занимать самый нижний уровень:
СЕТИ
Вычисл. комплексы комплекся
Вычисл. системы
ЭВМ
Рисунок 5. Иерархическая структура сетей
Для рассмотрения элементов на операционном и логическом уровнях применяется принцип декомпозиции Глушкова.
3.1. Принцип декомпозиции Глушкова
Как уже было сказано выше данный принцип используется на уровнях ОЭ и ЛЭ. Он утверждает, что каждый сложный элемент состоит из более простых элементов, которым не присущи свойства сложного элемента.
ПРИНЦИП ДЕКОМПОЗИЦИИ НА СТРУКТУРНОМ УРОВНЕ:
В соответствии с принципом декомпозиции любой структурный элемент разбивается на два блока(см. рис 6).
пуск
РМК
ОБ
(ОА)
УБ
(УА)
БКИ
и
ИНД
А
СИ
В
∑ ОС
∑ УС
Fк
ОС
оконч
Рисунок 6. Структурный элемент в соответствии с принципом декомпозиции
А – входной обрабатываемый операнд;
В – результат обработка операнда А в операционном блоке;
ОБ – операционный блок;
УБ – управляющий блок;
РМК – регистр микрокоманд;
БКИ – блок контроля информации;
ОС – осведомительные сигналы;
УС – управляющие сигналы;
СИ – синхроимпульсы;
Fk – код операции.
ОБ осуществляет преобразования операнда А в соответствии с Fk, подающегося извне. Во время реализации операции ОБ вырабатывает совокупность осведомительных сигналов, представляющих собой результат обработки операнда А. Эту совокупность составляют следующие сигналы:
В УБ происходит расщепление программы в соответствии с осведомительными сигналами. Например если результат обработки операнда равен 0 (Z=1), то выполняется одна последовательность микрокоманд , если же Z=0, то другая последовательность микрокоманд. Управляющий блок получает код операции F извне, и в соответствии с ним генерирует последовательность микрокоманд. В F указан начальный адрес микропрограммы управляющего блока. Микропрограмма состоит из микрокоманд, а каждая микрокоманда указывает какие управляющие сигналы задействовать, тем самым отвечая на четыре вопроса:
Для реализации всех вышеописанных функций микрокоманда имеет специальный формат. Она состоит из операционной части, в которой содержатся ответы на первые три вопроса и адресной части, указывающей на адрес следующей микрокоманды.
Для реализации F управляющие сигналы задаются в определенном порядке и в определенном количестве.
На выходе структурного элемента ставится блок контроля, проверяющий безошибочность выполнения обработки операнда А.
Рассмотрим основные структурные элементы ПРОЦЕССОР и ОСНОВНУЮ ПАМЯТЬ с точки зрения принципа декомпозиции Глушкова на структурном уровне.
ПРОЦЕССОР:
СШШ
РП
ИФП
АЛУ
УУ
Рисунок 7. Структура процессора
АЛУ - арифметико-логическое устройство (выполняет операции вычисления);
УУ - устройство управления (осуществляет управления блоками процессора);
РП - регистровая память(состоит из регистров общего назначения и предназначена для
хранения результатов вычисления и операндов для работы АЛУ);
ИФП - интерфейс процессора (используется для работы с системной шиной);
СШ - системная шина(связывает в единое целое структурные элементы).
ОСНОВНАЯ ПАМЯТЬ:
Упрощенная структура основной памяти (ОП) приведена на рисунке 8.
Ноп – накопитель основной памяти;
УУоп – Устройство управления основной памяти;
РА - регистр адресов;
РД - регистр данных;
ШУ – шина управления;
ШД – шина данных;
ША – шина адреса;
Системная шина состоит из трех шин ША, ШУ, ШД. С шины адреса (ША) снимается адрес операнда, следующей команды или микрокоманды. ША обеспечивает только запись информации в регистр адресов (РА) с которым она связана.
Шина данных предназначена для считывания и записи информации в основную память. Она непосредственно связана с регистром данных, который в отличии от регистра адреса позволяет производить не только запись информации но и её считывание. разрядность регистра адреса обычно соответствует разрядности ШД.
ША
РД
УУоп
Ноп
РА
ШД
ШУ
Обращение
Режим
Пуск
Готовность
Рисунок 8. Структура ОП
{ Данными является 4-ёх разрядный операнд. Основная память микро-ЭВМ лабораторного стенда состоит из шестнадцати регистров по тридцать два разряда каждый. Для задания адреса одного из 16 регистров требуется 4-ёх разрядный адрес }
Шина управления служит для передачи управляющих сигналов к УУоп и получения ответа на запросы от УУоп. По данной шине подаются сигналы :
Управляющий сигнал «РЕЖИМ» устанавливает режим работы памяти. Режимом может быть:
Причем режимом работы может быть либо режим записи, либо режим чтения. Управляющие сигналы режима учитываются только при наличии сигнала обращения к ОП. Работа ОП инициируется сигналом «ПУСК».
С помощью ответного сигнала «ГОТОВНОСТЬ» определяется состояние ОП [можно ли приступать к выполнению очередной операции].
{Рассмотрим структуру Регистровой памяти (РП) на примере микро-ЭВМ, используемой в лабораторных работах по курсу «Архитектура ЭВМ и систем» РП состоит из шестнадцати 4-ёх разрядных регистров общего назначения. Управление РП осуществляется с помощью двух шин А и В (см. рис 9).
Обращение к регистрам происходит по двум шинам А и В. С помощью шины А можно только считать информацию из регистров общего назначения, таким образом РОНы являются источниками информации, если мы пользуемся шиной А. Управляющие сигналы задаются управляющим блоком. Шина В в отличии от шины А является двунаправленной, и позволяет не только считывать но и записывать информацию в РОНы. }
Y0Bзап
Y0A
Y15A
Y1B
Y15B
4
4
РОН 0
РОН 1
…
РОН 15
Y1A
Y0B
Y0Bзап
Y0Bзап
Из АЛУ
Рисунок 9. Структура РП
ПРИНЦИП ДЕКОМПОЗИЦИИ НА ОПЕРАЦИОННОМ УРОВНЕ:
В соответствии с принципом декомпозиции на операционном уровне рассматривается структура операционных элементов. В теории принципа декомпозиции на операционном уровне рассматривается, что операционный элемент состоит из двух частей КОМБИНАЦИННОЙ(КЧ) и запоминающей(ЗЧ) и относятся к цифровым автоматам. Упрощенная структура организации операционного элемента представлении на рисунке 10.
КЧ
ЗЧ
В вых.
А вх.
СИ
ОЭ
Рисунок 10. Структурная схема операционного элемента
К операционным элементам, имеющим память, относятся регистры, счетчики, накапливающие сумматоры и.т.д.
На практике же существует огромное количество операционных элементов, не имеющих запоминающих модулей, такие схемы называют комбинационными схемами. К ним относятся такие устройства как шифратор, дешифратор, мультиплексор, де мультиплексор, схема сравнения, преобразователь кодов, пороговая схема, комбинационный сумматор и.т.д.
Работа всех операционных элементов инициализируется подачей синхроимпульсов на специально предназначенный для этого вход. В связи с этим, достоверную информацию с выходов операционного элемента можно снять только по приходу синхроимпульса на синхро-вход (см. рис 11).
t
СИ
В
t
Рисунок 11. Синхронизация работы операционного элемента
Синхроимпульсы подаются в определенной последовательности. Данная последовательность задается изначально для любого цифрового вычислительного устройства. Всем известно, что одной из основных характеристик современного персонального компьютера является тактовая частота fтакт, которая напрямую зависит от периода следования синхроимпульсов tси , и определяется как:
fтакт = 1/ tси .
3.2. Принцип программного управления фон Неймана
Данный принцип организации и функционирования информационных систем широко используется в настоящее время. В его состав входят 4 положения:
Для распознания информационных слов вводится формат информационного слова. Это означает, что длинна всего информационного слова разбивается на поля и каждое поле отвечает за определенную информацию. Таким образом, формат – это совокупность полей, определенным образом организованных на длине информационного слова.
Все информационные слова передаются к структурным элементам по системной шине, которая, как было сказано выше, состоит из 3-ёх шин: ША, ШД, ШУ. Существует понятие машинного слова. Машинное слово это слово определенного структурного элемента. Существуют машинные слова:
- процессора;
- основной памяти;
- внешних устройств;
- интерфейса;
Основная память выступает в роли нормализатора информационных слов, тат как системная шина по разрядности обычно ориентирована на ОП а также машинное слово ядра (процессора (П) и ОП) имеют одинаковую разрядность. Если машинные слова не совпадают то вводят согласователи П – ОП, которые преобразуют формат машинного слова. У любого структурного элемента есть контроллер, при помощи которого он подключается к системной шине (см. рис. 12).
П
ОП
ВП
ВУ
ИФ
КР
КР
КР
КР
КР
КР
Рисунок 12. Подключение устройств к шине
КР – контроллер;
ВП – внешняя память;
ВУ – внешнее устройство,
ИФ – интерфейс.
Примером может служить модуль жёсткого диска, который состоит из самого накопителя на жестких магнитных дисках и контроллера.
Если взять в качестве информационного слова команду, то последовательность команд будет образовывать программу. К любой программе предъявляются следующие требования:
Любая программа является дискретной и в плане используемых данных и в плане выполнения.
Существует свой язык описания работы ЭВМ На каждом уровне организации (см. рис. 3)
ЭЭ: законы ОМА и Кирхгоффа;
ЛЭ: алгебра логики;
ОЭ: машинно-ориентированный язык программирования (микропрограммирование).
СЭ: машинно-ориентированный язык программирования (ассемблер)
ЭВМ: объектно-ориентированный язык программирования.
- адрес ячейки памяти, в которой оно хранится;
- название операционного элемента, в котором оно обрабатывается.
Благодаря этому реализуется требование массовости программы.
Пользователи ЭВМ бывают разные:
- использующие только устройства ввода-вывода;
- осуществляющие настройки функционирования ЭВМ;
- отвечающие за качество функционирования каждого блока ЭВМ;
- разработчики ЭВМ.
В соответствии с этим реализуется принцип программной доступности, то есть для пользователей разного уровня разрешается изменение разных областей памяти ЭВМ и возможность осуществления разных настроек СЭ.
Есть два способа решения данной проблемы:
- память данных;
- память программ.
Все положения ППУ Фон Неймана действуют на структурном уровне. Своеобразным аналогом ППУ на операционном уровне является принцип микро-прогаммного управления.
3.3. Принцип микропрограммного управления
Данный принцип используется на операционном уровне и так как он также описывает работу ЭВМ то основные понятия ППУ и ПМПУ как-то взаимосвязаны. На уровне структурных элементов используются: программы (П), команды(К), операции(О), а на уровне операционных элементов оперируют с микро-программами(мП), микро-командами(мК), микро-операциями(мО) и логическими условиями(ЛУ). Связь между понятиями, использующимися на структурном и операционном уровнях следующая:
К = МП;
О = МК;
МК = Σ(МО+ЛУ).
Микрооперация это акт передачи, преобразования, хранения структурной единицы информации, инициируемый управляющим сигналом и выполняемый операционным элементом (см рис 13).
F(Д)
ОЭ
Д
УС
АЛУ
Д
F(Д)
УС
ОБ = ОУ
Рисунок 13. Операционный элемент и операционный блок
Микрооперация может выполняться не только на отдельных операционных элементах но и на их совокупности операционных блоках (ОБ), чем и является АЛУ- арифметико-логическое устройство. Отличие ОБ от ОЭ заключается в том, что ОБ выполняет больше микроопераций за один такт.
Совокупность микроопераций, выполняемых на одном такте, носит название микрокоманды. Такт это есть интервал между двумя синхроимпульсами в течении которого в ЭВМ должна выполниться одна микрокоманда.
Микрокоманда является информационным словом, имеющим следующий формат:
|
АЧ |
ОЧ |
Рисунок 14. Формат микрокоманды
Адресная часть (АЧ) несет в себе адрес следующей микрокоманды, а в операционной части (ОЧ) содержится информация, которая позволяет ответить на 3-и вопроса:
- Где взять операнды?
- Какую операцию с ними произвести?
- Куда разместить результат?
Основным положением ПМПУ является следующее:
Любое сложное действие на операционном уровне можно представить в виде совокупности элементарных действий на операционном уровне. Например чтобы совместить функции источника и приемника при работе с регистровой памятью (см. Рис. 9) следует разбить такт на две части, что можно осуществить с помощью синхроимпульсов. Таким образом в такте нужно выделить микротакт 1(МТ1) - начальный и микротакт 2 (МТ2)– конечный. МТ1- используется для считывания информации из РОН В а МТ2 используется для записи информации в РОН В(рис 9).
{АЛУ микро-ЭВМ, используемой в качестве лабораторного стенда, генерирует, в соответствии с принципом декомпозиции, совокупность осведомительных сигналов(C4,0 или R, F3, Z ). Если логическое условие выполняется то ОС = 1 если не выполняется то ОС = 0. Упрощенный формат микрокоманды для составления микропрограмм на лабораторном стенде имеет вид:
|
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
МОП |
МОИ |
МОФ |
А |
В |
Д |
Рисунок 15. Формат микрокоманды лабораторного стенда
Всего микрокоманда состоит из 32 разрядов, которые поделены на 8 тетрод(ячеек по 4-е разряда). Ячейки 6-7 составляют адресную часть микрокоманды, а 0-5 – информационную часть. Рассмотрим назначение полей микрокоманды:
6,7 – с помощью данных, содержащихся в этих ячейках вычисляется адрес следующей микрокоманды
0 – поле в котором задается некоторое число, которое может служить одним из операндов.
1,2 – здесь задаются адреса РОНов, содержимое которых может быть использовано в качестве операндов. Кроме того в 1-ом поле можно задать адрес приемника по шине В, то есть РОНа, в который будет записан полученный при вычислениях результат.
3 - Здесь задается МОФ микрооперация функция, то есть содержит код либо арифметических либо логических функций.
4 – здесь задается МОИ микрооперация источник, то есть содержится информация о том где взять данные для обработки. (А, В, Д или регистр процессора Q).
5 – Здесь задается МОП микрооперация приемник, то есть содержится информация об адресе, по которому будет произведена запись результата вычислений(В или Q или нет записи).
Микропрограмма может быть оформлена в виде таблицы, строкам которой соответствуют микрокоманды, а столбцам поля микрокоманды. }
Одним из основных структурных элементов ЭВМ является ИНТЕРФЕЙС. ИНТЕРФЕЙС(ИФ) – совокупность линий, шин, магистралей и правил приёма и передачи данных в ЭВМ. Так как ЭВМ это сложная система то задачи интерфейса на каждом уровне организации свои.
4.1. Уровень ЛЭ
Цель интерфейса на логическом уровне это передать информацию с максимальным быстродействием и минимальной сложностью. На любом уровне интерфейс предназначен для передачи одной структурной единицы информации(СЕИ).
ЛЭ1
ЛЭ2
y
Рисунок 16. Организация передачи СЕИ
Логическая линия состоит из двух электрических, так как для передачи тока нужен контур. Рассмотрим работу линии передачи информации, изображенной на рисунке 16:
- Если y = 0 то «0» на выходе
- Если у = 1 то на выходе Uвых лэ1 , где y есть управляющий сигнал.
Роль логического ключа может выполнять коньюнктор, таблица истинности которого представлена на рисунке 17.
|
а |
y |
В |
|
0 |
0 |
0 |
|
1 |
0 |
0 |
|
0 |
1 |
0 |
|
1 |
1 |
1 |
Рисунок 17. Таблица истинности коньюнктора
Как видно из таблицы коньюнктор выполняет функцию логического умножения в = а&y. Если в роле логического ключа использовать коньюнктор, то рисунок 16 можно представить в виде:
ЛЭ1
&
ЛЭ2
.
а
в
у
Рисунок 18. Использование коньюнктора в качестве логического ключа
В реальных устройствах на логическом уровне могут быть задачи: «Из двух элементов необходимо в третий передать адресно 1 Бит информации». Для решения таких задач применяют логический коммутатор, который называют МУЛЬТИПЛЕКСОР(см.рис.19).
ЛЭ1
ЛЭ2
ИИ1
ИИ2
&
&
1
o
ЛЭ3
с
а
в
у
.
.
Рисунок 19. Мультиплексор
На рисунке 19 представлен мультиплексор линии с организацией 2 на 1(МПРл 2х1). Управляющий сигнал у выполняет роль адреса, с помощью него определяется какой из источников должен быть на выходе:
- если у = 1, то с = а;
- если у = 0, то с = в.
Часто возникает потребность развести адресно не 2, а например 4-е источника информации, для чего используют уже двухразрядный адрес. Если количество ИИ равно 8, то адрес трехразрядный.
РАСПРЕДЕЛИТЕЛИ – служат для адресного распределения информации от источника к тем или иным приёмникам. На логическом уровне распределитель называют «ДЕМУЛЬТИПЛЕКСОРОМ»
ЛЭ1
ИИ
ЛЭ2
П1
ЛЭ3
П2
&
&
.
о
у
а
.
в
а
Рисунок 20. Демультиплексор
На рисунке 20 представлен Демультиплексор линии с организацией 1 на 2 (ДМПРл 1х2). В данном случае управляющий сигнал у определяет адрес приемника, подключаемого к источнику информации:
- у = 0, с = а;
- у = 1, в = а;
Мультиплексор и демультиплексор предназначены для управляемой передачи информации с максимальным быстродействием. Быстродействие на логическом уровне определяется задержкой логических элементов τлэ. Таким образом, получаем, что максимальное быстродействие на логическом уровне достигается за счет минимизации количества логических каскадов.
4.2. Уровень ОЭ
Структурной единицей информации на данном уровне является БАЙТ, равный 8 Бит. Для передачи информации используются электрические линии. По одной лини можно передать только 1 бит информации, поэтому для передачи сразу 8 Бит информации используют шины(совокупности линий)(см рис 21).
ОЭ1
ОЭ1
n
.
у
Рисунок 21. Использование шины для передачи информации
Управляющий сигнал у играет роль ключа:
- у = 0, Uвх оэ2 = “0”;
- у = 1, Uвх оэ2 = Uвых оэ1.
Реализация такой схемы на операционном уровне представлена на рисунке 22.
ОЭ1
ОЭ2
.
.
.
.
.
.
.
.
у
ГСИ
Рисунок 22. Схема синхронного ИФ
В каждой точке стоит коньюнктор. Совокупность восьми коьюнкторов и управляющего сигнала и шины данных образуют управляемую шину данных.
Шина, как и всякое физическое устройство имеет протяженность. В зависимости от расстояний между операционными элементами, которые соединяются шиной применяются различные правила передачи информации и используется различная архитектура модуля передачи. Если шина расположена в пределах одной платы, то тактирование ОЭ осуществляется одним генератором СИ, как это показано на рисунке 22. если же между источником и приемником довольно таки большое расстояние, то ОЭ приемник И ОЭ источник запитываются от разных генераторов СИ, в этом случае операционные элементы работают асинхронно и передача одного байта информации осуществляется квитированием. Квитанция устанавливает значение триггера-квита, который разрешает передачу следующего байта информации. Если триггер-квит = 1, то передача предыдущего байта информации прошла успешно и разрешается передача следующего байта. Если при передаче произошла ошибка, то в триггер-квит передается состояние приемника и передача байта информации повторяется.
Задачи интерфейса на логическом уровне совпадают с задачами на операционном уровне а именно ставится задача предать СЕИ с максимальной скоростью и минимальной сложностью. Кроме того, решаются задачи коммутации и распределения с помощью шинных мультиплексора и демультиплексора.
ОЭ1
ОЭ2
ОЭ3
с
а
в
у
.
2
2
МПРш
2х1
2
Рисунок 23. Мультиплексор шины 2х1
Шина состоит из линий, поэтому операции мультиплексора на операционном уровне аналогичны операциям мультиплексора на логическом уровне то есть если у = 1, с = а, если у = 0, то c = в. Существует специальное соотношение, поясняющее структуру шинного мультиплексора:
.
Число мультиплексоров линии в мультиплексоре шины совпадает с разрядностью шины.
ЛЭ1
ИИ
ЛЭ2
П1
ЛЭ3
П2
у
в
с
ДМПРш
(1х2)
2
2
2
а
Рисунок 24. Демультиплексор шины 1х2
В каждую линию ставится Демультиплексоры линии, которые в совокупности образуют Демультиплексор шины с организацией 1 х 2.
4.3. Уровень СЭ
Структурные элементы соединяются между собой управляемой системной шиной. Так как число структурных элементов в ЭВМ достаточно велико (5), то возникает проблема организации подключения СЭ к системной шине таким способом, чтобы обеспечить максимальное быстродействие СЭ.
При организации интерфейса на структурном уровне решаются четыре основные задачи:
В современных ЭВМ широко используются два типа организации интерфейса:
- ИФОШ (интерфейс общей шины);
- интерфейс канала ввода-вывода.
Рассмотрим их поподробнее:
ИФОШ получил широко распространение в локальных вычислительных сетях. При организации интерфейса данного типа все СЭ подключаются к единой системной шине (СШ) (см.рис. 25). СШ включает в себя три шины:
- информационная шина;
- шина управления;
- шина осведомительных сигналов.
Причем информационная шина часто разбивается на две шины: шину адреса и шину данных.
П
ОП
ВП
ВУ
ИФ
Квп
Кву
Ядро ЭВМ
Рисунок 25. Подключение СЭ к ИФОШ
Обычно разрядность ОШ выбирают совпадающей с разрядностью того СЭ, который наиболее часто использует системную шину; таким ОЭ является ОП; разрядность других СЭ может не совпадать с разрядностью системной шины. ИФОШ получил широкое распространение благодаря простоте в использовании (к нему, например, легко подключиться).
ИФОШ также имеет серьезные недостатки. Например, серьезным недостатком такой организации интерфейса является то, что в любой момент времени к шине может быть подключен один источник и один приемник информации, что заставляет простаивать другие СЭ, тем самым существенно снижая КПД не участвующих в передаче информации СЭ. Следовательно, ИФОШ целесообразно применять при небольшом количестве СЭ (не больше 10). Кроме того, существует еще один серьезный недостаток: при такой организации интерфейса: «не учтены различия в скоростях передачи информации между различными структурными элементами».
Поэтому наряду с ИФОШ широко используют интерфейс канала ввода-вывода(ИФКВВ).
ИФКВВ:
Данный принцип организации взаимодействия между структурными элементами лишен вышеописанных недостатков. Принцип организации интерфейса канала ввода-вывода представлен на рисунке 26.
П
П
ОП
СК
МК
НЖД
НГД
НОД
К1
ВУ1
К2
ВУ2
Кn
ВУn
. . . . . . . . .
ИФПОП
ИФПМК
ИФПСК
Рисунок 26. Интерфейс канала ввода-вывода
СК – скоростной канал;
МК – медленный канал;
НОД – накопитель на оптических дисках;
НЖД – накопитель на жёстких магнитных дисках;
НГД – накопитель на гибких магнитных дисках;
ВУ – внешнее устройство;
КР – контролер;
НФПСК – интерфейс процессор – скоростной канал;
НФПМК – интерфейс процессор – медленный канал;
ИФПОП – интерфейс процессор – оперативная память;
Процессор наделяется отдельной функцией ввода-вывода. Специальный контроллер процессора управляет интерфейсами ПСК, ПМК и ПОП параллельно, то есть процессор может обрабатывать информацию, содержащуюся в оперативной памяти и одновременно обмениваться данными через СК с накопителями или через МК с внешними устройствами. Так как внешних устройств в такой схеме много, то скорость работы медленного канала равнее сумме скоростей работы всех внешних устройств.
При использовании такой архитектуры интерфейса число источников и приемников, подключенных к системной шине одновременно, может быть намного больше единицы.
Хотя и схема канала вода вывода более быстродейственна она тоже не лишена недостатков. При использовании данной схемы возникают дополнительные сложности при подключении к шине. Каждое устройство, подключаемое к шине в этом случае, должно быть оборудовано контроллером(см. рис. 27).
Контролер
П
ВУ
Рг 1
Рг 2
Рг 3
Модуль
СШ
Рисунок 27. Подключение к системной шине с помощью контроллера
Контролер служит для перевода машинных слов «с языка системной шины на язык внешнего устройства», контролеры обычно располагаются на материнской плате.
Рг 1 – регистр управления;
Рг 2 – регистр состояния;
Рг 3 – регистр данных.
Регистры контроллера подключаются к системной шине и если выставлен адрес контроллера, если же он не выставлен, то устройство отключено от шины. Каждый из регистров, входящих в контроллер имеет свое имя и обращения к ним идут по имени.
В регистре состояния фиксируется слово-состояния внешнего устройства, в котором размещается запрос на обслуживание. Процессор опрашивает регистры ВУ и в соответствии с выставленными в них кодами начинает производить какие либо операции.
В регистре управления содержится слово-управления.
Регистр данных содержит данные при вводе и выводе.
В настоящее время в ЭВМ широко используется интерфейс PSI, который сочетает в себе все достоинства ИФОШ и интерфейса канала ввода-вывода, и который практически лишен их недостатков(см. рис. 28).
П
ОП
КЭШ
согласователь
ППА
ПСА
Граф. карта
Видео карта
Карта ЛВС
Интерфейс
Расширенной шины
Клав.
Факс
Модем
Принтер
Сканер
Рисунок 28. Структурная схема PSI интерфейса.
ПСА - программируемый связной адаптер;
ППА – программируемый параллельный адаптор;
Данный интерфейс имеет следующие преимущества:
- Учитываются скорости работы всех устройств, что увеличивает быстродействие программы.
- Процедура подключения к этому устройству не вызывает сложностей при подключении любого внешнего устройства.
5.Обмен информацией между ядром ЭВМ и ВУ (УВВ)
Ядро ЭВМ
ВУ
Слово управления
Слово состояния
данные
СШ
Рисунок 29. Структурная схема обмена
При обменных операциях очень важно, какое расстояние разделяет ядро ЭВМ и ВУ. От этого зависит формат обмена между ними. Если расстояние маленькое, то обмен осуществляется в параллельном формате, иначе – в последовательном.
Самым распространенным триггером в ЭВМ является триггер задержки.
Тг. 1
Д
С
СИ (t1,t2...)
а
Q
Рисунок 30. Триггер задержки
На одном триггере запоминаем 1 бит информации. На этом триггере есть синхровход, его работа тактируется СИ, также имеется информационный вход Д.
Пусть на Д подается слово а.
Qt+1=Дt – это основное характеристическое уравнение, описывающее работу Д-триггера.
Если аt=1, то при подаче СИ Qt+1=а=1: информация повторяется, только с задержкой на один такт.
В параллельном формате из таких триггеров составляются регистры.
Пусть имеем 4-х разрядную ШД:
4
ШД
Д
С
Д
С
Д
С
Д
С
Т3
Т1
Т2
Т0
В{b3,b2,b1,b0)}
Q3t+1=b3
Q2t+1=b2
Q1t+1=b1
Q0t+1=b0
СИ
Рисунок 31. Параллельный регистр
В момент t на всех входах триггеров появится разряды нашего слова. Запись производится в момент времени t+1, после того, как приходит СИ. В РОН записывается все слово сразу в параллельном формате.
Перерисуем последнюю схему:
Ri
CИ
В
Рисунок 32. Функциональное обозначение регистра
В этот регистр параллельно записывается и параллельно считывается информационное слово.
Ядро ЭВМ
ргДк
РгДВУ
ШД
nя
n2
у2(ус)
у1(ус)
РгДп
Рисунок 33. Параллельный ИФ
Контроллер располагается в системном блоке, а ВУ вынесено из него. Однако контроллер и ВУ образуют модуль ВУ.
Пусть идет операция записи во внешнее устройство.
Если nя =n2 , тогда
Если nя >n2 (например, 32 на 8), то чтение из РгДк происходит четвертями, это осуществляется мультиплексором.
Если расстояние между ядром ЭВМ и ВУ большое, тогда обменные операции идут в последовательном формате. В последовательном формате обмен идет битами.
Введем понятие «регистр сдвига».
Операция сдвига – это сдвиг информационного слова относительно разрядной сетки.
Д-триггеры могут образовывать параллельные и последовательные регистры.
Последовательный регистр имеет вид:
Д
С
Т0
Д
С
Т1
Д
С
Д
С
Т4
Т3
СИ
Рисунок 34. Последовательный регистр
Используется Д-триггер с внутренней задержкой. Запись производится по заднему фронту СИ.
1
1
1
1
1
1
0
0
ТСИ
4ТСИ
Т3
Т0
а
t
t
t
Рисунок 35. Временная диаграмма обмена
Регистр сдвига задает информацию о том, сколько в нем разрядов, на счетчик тактов.
Обозначение регистра сдвига:
РгДп
СИ
Q
a
Рисунок 36. Функциональное обозначение последовательного регистра
Информация идет по логической линии бит за битом (последовательный формат).
В обменных операциях участвуют универсальные регистры (последовательно-параллельные).
РгД
Qвых
Д
СИ
Рисунок 37. Функциональное обозначение универсального регистра-1
Запись осуществляется шиной – в параллельном формате, т.е. через шину записывается информационное слово в РгД, а после этого с приходом каждого СИ записанное слово появляется на выходе бит за битом.
Еще один вид универсального регистра:
РгД
СИ
а
Д
Рисунок 38. Функциональное обозначение универсального регистра-2
Здесь процессы проходят в обратном порядке: информационное слово записывается последовательно, а считывается через шину.
Обмен данными процессор – ВУ в последовательном формате
РгДп
ФКС
РгДк1
РгДк2
РгДВУ
СИ
СИ
8
К1
К2
Рисунок 39. Обмен в последовательном формате
Здесь контроллер включает две части (к1 – контроллер передающей части, расположенный на процессорной плате; к2 – контроллер приемной части, располагается на плате ВУ). К1 и к2 соединяются логической линией. – физическим каналом связи (ФКС).
Последовательность работ при выводе информации во ВУ:
Байт информации из РгДп записывается в универсальный регистр РгДк1 в параллельном формате. После этого с подачей СИ информационное слово выходит из РгДк1 бит за битом, затем эти данные проходят по последовательному входу в РгДк2. Для правильной работы схемы необходим таймер, который должен посчитать передачу 8-ми разрядов. По его указанию информационное слово в параллельном формате считывается в РгДВУ.
Если осуществляется чтение данных ВУ, то эта схема переворачивается.
Таким образом, информация передается последовательно.
При передаче требуется знать, где начало и конец информационного слова.
Рассмотрим, как передается 8-ми разрядное информационное слово.
01101001
Стоп старт
Рисунок 40. Старт-стопная посылка
В начале посылки располагается стартовый импульс, имеющий длительность, отличную от тактовой, например, 1.5 такта. Еще одна отличительная характеристика этого импульса - амплитуда. Передается стартовый импульс и начинается прием информационного слова. Когда прошло 8 бит, передается стоповый импульс, который отличается от обычного импульса: и длительностью, и амплитудой. Такая посылка называется старт-стопной. Байт информации передается старт-стопной посылкой, если требуется передать еще один байт информации, возникает следующая старт-стопная посылка и т.д.
Такая схема предполагает расстояния не больше 5 м. если оно больше, то в ФКС включается модем, который согласует физические и электрические информационного слова с физическими и электрическими параметрами ФКС. Главная цель согласования – надежная передача каждого бита информации.
Передача любого байта информации осуществляется по протоколу: перед передачей данных идет обмен служебной информацией.
Такие операции повторяются при передаче каждого байта информации.
Когда идет обмен информацией, устанавливается классификационные признаки обмена:
В соответствии с этими признаками выделяются 3 формата обмена:
- программно-управляемый обмен;
- обмен по прерыванию;
- обмен внешнего устройства с основной памятью, минуя процессор (обмен с прямым доступом к памяти).
В случае программно-управляемого обмена обмен инициирует процессор, управляет обменом процессор. В случае обмена по прерыванию обмен инициируется ВУ, управляется процессором. В случае обмена с прямым доступом к памяти обмен инициируется ВУ. Процессор исключается из обмена, управляет обменом специальное устройство ПКПДП (программируемый контроллер прямого доступа к памяти).
6.Микрооперация сдвига
Микрооперация сдвига выполняется на сдвигателе.
СДВ
В
4
А
4
L 0 B
Рисунок 41. Функциональное обозначение сдвигателя
«0» соответствует отсутствию сдвига.
ДМПР()
а3
а2
а1
а0
b3
b2
b1
b0
Выполнение коммутации, Сдвига нет
Сдвиг вправо
Сдвиг влево
Рисунок 42. Сдвигатель на ДМПР (1х3)
Нужно осуществить сдвиг информационного слова к шине b.
Осуществим сдвиг вправо (при этом происходит операция деления на 2):
R(A): b2=a3, b1=a2, b0=a1, b3.
Осуществим сдвиг влево (при этом происходит операция умножения на 2):
L(A): b3=a2, b2=a1, b1=a0, b0.
Если идет коммутация 0 в СДВ, то сдвига нет и b3=a3, b2=a2, b1=a1, b0=a0.
СДВ, который работает в 4-х разрядной шине представляет собой комбинационную схему, которая является шинным демулитиплексором с организацией 1 на 3.
Шинный ДМПР включает в себя ДМПРы линий с такой же организацией, число которых равно разрядности шины (в данном случае 4-м).
В схеме МТ 1804 существуют СДВ R и Q.
Через СДВ R информационное слово поступает в регистровую память по шине В, через СДВ Q информация записывается в добавочный регистр Q. На выходе СДВ обычно стоит параллельный регистр, который выполняет функцию элемента памяти.Таким параллель- ным регистром может быть РОН в регистровой памяти или добавочный регистр Q.
Первый классификационный признак делит МО сдвига на логические и арифметические.
Если работаем с логическим сдвигом, то нас не интересует знак числа, просто работаем с целым числом, обрабатывая его логически. Если работаем с арифметическим сдвигом, то левый знаковый разряд числа не смещаем (он должен теряться).
Второй признак делит МО сдвига на циклические и нециклические.
При нециклическом сдвиге то, что выходит за рамки разрядной сетки, теряется, а в освободившийся разряд записывается ноль. При циклическом сдвиге младший разряд в СДВ соединяется со старшим разрядом, при этом:
- если идет сдвиг вправо, младший разряд не теряется, а записывается на место старшего;
- если идет сдвиг влево, старший разряд не теряется, а записывается на место младшего.
R(A)цикл: b2=a3, b1=a2,b0=a3,b3=a0;
L(A)цикл:b3=a2,b2=a1,b1=a0, b0=a3.
Возможно соединение РОНа с добавочным регистром Q. Тогда при включении их последовательно, получим регистр двойной длины. Сдвиг двойной длины может быть циклическим. Арифметический сдвиг не является циклическим.
Если MS2=MS1=0, то
I7=0:
В
Q
PR3 PR0
PQ3 PQ0
I7=1:
В
Q
PR3 PR0
PQ3 PQ0
Рисунок 43. Одинарный нециклический сдвиг
Если MS2=0, MS1=1, то
I7=0:
В
Q
PR3 PR0
PQ3 PQ0
I7=1:
В
Q
PR3 PR0
PQ3 PQ0
Рисунок 44. Одинарный циклический сдвиг
Если MS2=1, MS1=0, то
I7=0:
В
Q
PR3 PR0
PQ3 PQ0
I7=1:
В
Q
PR3 PR0
PQ3 PQ0
Рисунок 45. Циклический сдвиг двойной длины
Если MS1=1, MS2=1, то
I7=0:
В
Q
PR3 PR0
PQ3 PQ0
F3
I7=1:
В
Q
PR3 PR0
PQ3 PQ0
Рисунок 46. Арифметический сдвиг
Управление микрооперацией осуществляется двоичным управляющим словом MS1 MS2. Если MS1=MS2=0, то сдвиг нециклический.
PR3 – это вход в старший разряд, PR0 – выход из младшего разряда, PQ3 – вход в старший разряд регистра Q, PQ0 – выход из младшего разряда регистра Q.
Направление сдвига задается разрядом I7. Управляющее слово управляет характером сдвига. I7 располагается в поле управления приемником.
Т.к. MS1=MS2=0 и I7=0, то речь идет о нециклическом сдвиге вправо, I7=1 – нециклический сдвиг влево.
Стрелка, входящая в регистр, показывает, какой разряд является приемником информации. Стрелка, выходящая из регистра, показывает, какой разряд является источником информации. При сдвиге вправо младшие разряды – источники, а старшие – приемники информации. При сдвиге влево старшие разряды – источники, а младшие – приемники информации.
Если MS1=1 MS2=0, то речь идет о циклическом сдвиге одинарной длины. Источник и приемник информации соединены.
Если MS1=0 MS2=1, то речь идет о циклическом сдвиге двойной длины.
Если MS1=MS2=1, то речь идет об арифметическом сдвиге двойной длины.
F3 – это левый разряд результата, который является знаковым, т.к. он старший. Это признак арифметического сдвига.
Структурная схема, с помощью которой осуществляем операции сдвига:
СДВ Q
Рг В
СДВ РП
Рг Q
МПР
()
MS2
MS1
I7
F3
PQ3
PQ0
PR3
PR0
F
F(АЛУ)
Рг МК
АЛУ
Рисунок 47. Схема управления характером сдвига
В СДВ РП поступают результат с выхода АЛУ. Этот результат может проходить дальше не изменяясь, или сдвигаясь влево, или вправо. F может поступать также в СДВ Q.
У любого СДВ есть старший и младший разряды. Они соединяются друг с другом в соответствии с таблицей с помощью мультиплексора. Мультиплексор сдвига имеет организацию 4х1, причем этот мультиплексор сдвоенный, содержит две пары мультиплексоров, каждый из которых имеет организацию 4х1. МПР сдвига управляется управляющим словом MS1 MS2 и двоичным разрядом I7. Они поступают на МПР с регистра МК. Кроме того, на МПР поступает F3 – левый разряд результата, который используется при арифметическом сдвиге. Также имеется вход логического нуля внизу.Здесь МПР – это МПР с входом обращения. Вход обращения управляется специальной командой и переводит МПР в 3-е состояние.
&
&
1
у
А
В
Рисунок 48. МПР (2х1) с третьим состоянием
В этой схеме присутствует линейный ключ, который отключает выход МПР от внутренней логики. Если есть обращение, то ключ замыкается, нет – размыкается, т.е кроме логических ключей ест функция обращения, когда управление идет электрически.
Таким образом, операция по команде 0 говорит о том, что управление сдвигом отсутствует, идет просто прохождение сигнала.Микросхема К555 КП-12.
A0
A1
A2
A3
D0
D1
D2
D3
W1
W2
S1
S2
A0
A1
A2
A3
D0
D1
D2
D3
W1
W2
S1
S2
МПРL
I7
МПРR
I7
MS1
MS2
I7
F3
PQ0
PR0
PR3
PQ3
A
0
D
A
D
Рисунок 49. Функциональная схема мультиплексора сдвига
W1,W2- поле обращения. MS1,MS2 задают, с какими входами МПР-в работаем.
Пусть MS2=MS1=0, то используются входы А0, D0. если идет сдвиг вправо, то I7=0, то МПРL отключается электрически, а МПРR работает.
Дешифраторы и шифраторы.
Дешифраторы – это преобразователи кодов. Они преобразуют код обыкновенный в код унитарный. В унитарном коде есть информационное слово, только один разряд которого равен 1. В инверсном коде есть информационное слово, только один разряд которого равен 0.
Дешифратор:
4
2
1
0
1
2
3
4
5
6
7
ДС
3х8
а2
а1
а0
Рисунок 50. Дешифратор с организацией (3х8)
На вход дешифратора подается 3-х разрядное информационное слово. Возможны 8 входных различных комбинаций.
Таблица 1
|
а2 |
а1 |
а0 |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
|
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
Сигнал в виде логической единицы появляется на том входе, номер которого равен весу входного слова. Другое название функции, выполняемой дешифратором – селектор кодовой комбинации (в зависимости от кода слова на выходе появляется 1).
Дешифратор обычно реализуется на конъюнкторах. Рассмотрим логическую схему дешифратора 2х4:
&
&
&
&
1
1
1
1
a1
a0
D6
D4
D7
D5
D0
D1
D2
D3
0
1
2
3
G
a1
a0
0
..
1
ДС
2х4
0
1
2
3
G
a1
a0
Рисунок 51. Логическая схема ДС (2х4)
G- вход синхронизации (устраняет эффект гонок – сигналы по разным выходам проходят с задержкой).
2-й инвертор используется для уменьшения электрической нагрузки.
Использование ДС :очень часто он используется в качестве инициирующего устройства, которое задает начало работы в различных ОЭ-х.
СЭ=. ОЭ инициируется всегда, т.е. есть разрешающий ему работать сигнал).
ДСnxm
0 1 n-1
ОЭ1
ОЭ2
ОЭ3
…
y0 y1 ym-1
x0 x1 xn-1
Рисунок 52. Схема управления операционными элементами
ДСnxm инициирует работу ОЭ. Адресация – главная функция ДС.
0
1
.
.
.
m-1
СД
mxn
0
1
.
.
.
n-1
Рисунок 53. Шифратор с организацией (m x n)
Обратную дешифрации функцию выполняют шифраторы, т.е. они преобразуют унитарные коды в обычные двоичные.
На вход СД подается унитарный код, а с его выхода снимается обыкновенный код. Обычно шифраторы выполняются на дизъюнкторах.
Полная схема микропроцессора:
РВД
СДВ Q
РСП
ДСф
МПР
сдвига
СВД
МПРОС
СДВ
РП
Рг Q
В
МПР Q
РП
ДСи
МПР S
МПР R
ДСп
А
MS1
MS2
C0
D0
D1
D2
D3
B0
B1
B2
B3
A0
A1
A2
A3
I3
I4
I5
I0
I1
I2
I6
I7
I8
C4, F3, АЛУ
z, 0
R S
A F
A
A Q
B
C0
B
PR0
PR3
PQ0
PQ3
F3
I7
4
.
.
.
Рисунок 54. Микропроцессор серии 1804
Описание схемы.
Сердцевина любого процессора - АЛУ, а его сердцевина – сумматор. На вход АЛУ подается сигнал С0. АЛУ выполняет арифметические и логические функции. Характер функции задается сигналом - i-й управляющий сигнал, задающий функцию. Он снимается с дешифратора ДСф (3х8), который управляется полями РгМК I3,I4,I5 (они задают входное слово, вес которого = индексу выходного сигнала). Входы в АЛУ – R и S. Они управляются мультиплексорами. Оба МПРа управляются сигналами , которые снимаются с ДСи (3х8). В соответствии с весом I0,I1,I2инициируется один из этих управляющих сигналов (этот ДС определяет МО «источник»).
У МПРR есть входы : логического нуля, шины А, - а также на него подается вектор данных.
У МПРS (4х1) есть входы: логического нуля, шины А (с РОНа А), шины В (с РОНа В) и шины с РгQ. Шины А и В являются выходными шинами РП, причем А используется только как выходная (источник информации), а шина В – и как входная, и как выходная (источник и приемник информации).
С выхода АЛУ снимаются осведомительные сигналы. В неупрощенном варианте их число доходит до 15. Мы рассматриваем упрощенный вариант, поэтому число осведомительных сигналов 4. Они характеризуют состояние микропроцессора после выполнения одной из арифметических или логических функций.
При этом сигналы F3 и z формируются в любом случае, при любых операциях, а сигналы C4 0R используются только при арифметических операциях. Сигналы подаются на регистр состояния процессора (РСП) . Это параллельный регистр. С Выхода РСП четырёхразрядная шина поступает на МПР ОС . МПР ОС в соответствии с адресными полями МК из четырех осведомительных сигналов выбирает один, и этот осведомительный сигнал используется для определения адреса следующей МК.
СВД - селектор выходных данных(это шинный МПР (2х1)) .Результат F подается на СВД, и в соответствии с управляющим сигналом на выход СВД проходит или результат F с выхода АЛУ или данные , записанные в РОНе А. МО «приемник» задается ДСп , который управляется трехразрядным словом I6, I7,I8.( ДСп (3х8)). Следовательно в этой схеме имеется восемь функций МО « приемник». Из восьми строчек МО «приемник» только в одном случае на вход СВД приходит содержимое РОНа А, и следовательно в регистр выходных данных проходит результат F.
В схеме есть кольцо образуемое РгQ/ МПРQ и СДВQ. Содержимое РгQ может использоваться как источник информации , а также оно может быть сдвинуто относительно разрядной сетки( оно поступает на СДВQ , а с него через МПР Q в регистр Q.
В этой схеме реализуются также МО сдвига с помощью МПР сдвига (входные сигналы PQ3, PQ0, PR3,PR0, а также сигналы MS1, MS2, I7, F3, определяющие характер сдвига).
7. Основные характеристики и режимы работы ЭВМ
К основным характеристикам относятся :
- системные;
- программные;
- технические.
К системным относятся:
- производительность;
- эффективность;
- надежность;
- стоимость.
К программным относятся:
- операционная система;
- пакеты прикладных программ;
- диагностические и контролирующие программы.
К техническим относятся:
- тактовая частота ( в микропроцессорах имеет порядок 32-64 МГц, в ПК – 1-3 ГГц);
- разрядная сетка (среднее значение – 32-64);
- оперативная память (в микропроцессорах 64-32 Мбайта, в ПК – Гбайт). Оперативная память энергозависима.
Режимы работы ЭВМ
Исторически режим работы – однопрограммный, т.е. загрузка процессора и оперативной памяти проходит последовательно.
t
t
П
ОП
Рисунок 55. Однопрограммный режим
Почти одновременно начинается создание многопользовательского режима, который предполагает наличие устройств, которые позволяют работать одновременно процессору и оперативной памяти.
П1
П2
П1
П2
П1
П2
П1
П2
П1
П2
П1
П2
…..
t
t
Рисунок 56. Двухпрограммный режим
Появляется режим с разделением реального времени.
1-5 мсек
t
50 мсек - квант
Рисунок 57. Режим с разделением реального времени
В течение кванта процессор может работать над определенной программой.
Пусть имеем П1, П2, .. ПN, т.е. N пользователей.
Если в течение 1-го кванта обслуживалась 1-я программа, то во время других квантов будут обслуживаться другие программы в зависимости от приоритетов. Через N начинается обработка 1-го кванта. 50мсек – очень мало, поэтому для пользователя все программы работают в режиме реального времени. В ОС есть планировщик, в котором учитываются приоритеты, составляется план, который передается в диспетчер, который в соответствии с планом отдает соответствующие кванты работы процессору.
Когда много пользователей, на процессор падает большая нагрузка. Поэтому возникают некоторые особенности при работе процессора:
Он должен уметь чувствовать паузу, а после паузы должен принимать запрос на обслуживание.
Если пользователей много, а ОП одна общая, то в многопользовательском режиме она должна быть поделена на сегменты:
Д п/п
П1
П2
нГа2
вГа2
Рисунок 58. Структура ОП при многопользовательском режиме
Каждый пользователь может пользоваться только своим сегментом. По адресу, по которому обращается процессор при обслуживании, например П2, должна быть установлена нижняя и верхняя границы адреса, т.е. адреса должны удовлетворять условию нГа2 А2вГа2. если это условие нарушается, то возникает особый случай – неправильная адресация и возникает внутреннее прерывание действия процессора.
В интервале между квантами процессор не работает, проходят переходные процессы: замены Пi на Пj.
Обрабатывается i-я программа, результат обработки запоминается
Вводится j-я программа, должна быть установка процессора на эту программу
Осуществляется переходный процесс, в течение которого запоминается состояние выполнения предыдущей программы и ввод последующей программы.
Существует несколько режимов работы процессора по запросу на обслуживание. В многопользовательском режиме запросы на обслуживание поступают извне, поэтому рассмотрим режим прерывания.
Текущая программа (ТА) – та, которая выполняется процессором в данный момент.
Прерывающая программа (ПП) – та, от которой вводится запрос на обслуживание.
1
2
3
4
5
6
7
8
9
10
ТП
п/п
ТП
Пр П
Запрос на обслуживание
Рисунок 59. Обслуживание прерывающей программы по запросу
В первом случае уход в ПП детерминирован, а во втором случаен.
Главные различия работ по прерыванию состоят в том, как поступают запросы и как они обслуживаются.
ТП
ПрП1
ПрП1
ПрП1
ПрП1
ТП
t
t
ЗП1 ЗП2 ЗП3 ЗП4
Рисунок 60. Бесприоритетное обслуживание пользователей
Это вариант бесприоритетного обслуживания пользователя.
Когда выполняется ТП и ПП, то в процессоре находится вектор состояния – информационное слово определенной длины, в котором запоминаются: адрес выполняемой на данный момент команды, состояние счетчика команд, , счетчика тактов, основных регистров процессора.
В процессоре есть регистр слова состояния. Процессор работает, значит меняется слово состояния. Пришел запрос, по переходному процессу запоминается вектор состояния процессора по предшествующей программе, чтобы не возвращаться к нулю. Когда предшествующая программа заменяется на новою программу, вводится вектор прерывания, который может включать точно такое же состояние, которое мы указали, но может быть и так: в векторе прерывания указывается начальный адрес прерывающей программы. Когда процессор по нему обращается, то в начале программы в него поступает вектор прерывания. Иногда вектор состояния называется словом состояния программы; в микропроцессоре – словом состояния процессора.
Классификация запросов на прерывание.
Типы прерывания:
- внутреннее прерывание: в любом процессоре есть блок контроля и диагностики (БКД), который следит за правильностью выполнения вычислительного процесса. Если она нарушается, то БКД выдает запрос на обслуживание внутреннего прерывания;
- внешнее прерывание – оно поступает от внешних по отношению к процессору пользователей (запрос на прерывание может приходить от пультов, датчиков, и т.д.);
- по вводу/выводу;
- программное прерывание;
- прерывание при обращении к программе.
Основные характеристики системы прерывания.
Число входов в систему прерывания (сколько пользователей могут оставить свои запросы) : чаще всего 10-15, в технологических системах – сотни;
Система прерывания может быть приоритетной и бесприоритетной.
Чаще всего в ЭВМ присутствует приоритетность обслуживания: каждому пользователю присваивается в определенном порядке приоритет. Например, если Птп<П1<П2<П3, то (переходные процессы подразумеваются; оцениваются моменты прихода запроса - ti):
ТП
Пользов 1
П2
П3
П2
Пользов 1 ТП
t
t
ЗП1 ЗП2 ЗП3
Рисунок 61. Приоритетное обслуживание пользователей
Число приоритетов носит название «глубина приоритетов» (не больше 1 байта). Число уровней около 8.
Быстродействие системы прерывания: оценивается интервалом времени. Начало совпадает с моментом прихода запроса, окончание – момент начала обеспечения прерывающей программы, т.е быстродействие определяется интервалом переходного процесса.
Прерывание может осуществляться на структурном и операционном уровнях ЭВМ.
На СУ работаем с программами, командами. Один вариант перехода на прерывающую программу – по завершению команды на СУ.
Тогда быстродействие самое маленькое, но слово состояния программы в этом случае минимально по своим размерам: надо запоминать минимум информации по предыдущей программе.
На ОУ прерывание начинает обслуживаться по завершении МК, быстродействие максимально, но вектор состояния имеет максимальный объем.
Одна из характеристик системы прерывания связана с быстродействием ( с какого момента прерывается текущая программа: после выполнения команды, или после выполнения МК).
Другая характеристика связана с тем, как осуществляется запрос на прерывание:
- процесс прерывания с поиском источника запроса;
- процесс прерывания с векторным прерыванием.
В 1-м случае выставляется импульс запроса и он запоминается в определенной ячейке, но может прийти несколько запросов. Адрес запроса сначала неизвестен (существует только факт того, что пришел общий сигнал прерывания – ОСП). Прежде чем начать обслуживание, процессор должен установить, какой источник информации послал запрос на обслуживание. Начинается процесс поиска адреса.
Во 2-м случае источник запроса на прерывание выставляет вектор прерывания и в нем помимо необходимых характеристик указывается код прерывания, который характеризует приоритет источника. Приоритет источника сравнивается с приоритетом ТП, и решается вопрос : обслуживать/не обслуживать. Возможны ситуации, что приоритеты равны, тогда предпочтение отдается ТП.
Начало
приоретет
ОСП
Нач. адр. Прер. Прогр.
КП
Конец
к ТП
0
1
1
к ТП
0
Рисунок 62. БСА прерывания
Процедура прерывания с учетом приоритетов и с поиском ИЗП (источника запроса на прерывание).
Эта процедура постоянно функционирует в процессоре. Если происходит запрос на прерывание неизвестно от кого, то формируется ОСП, и он запоминается в определенной ячейке. начинается работа. Проверяется, есть ли ОСП или нет. Если нет (0), то процессор возвращается к ТП. Если есть (1), то устанавливается номер источника информации и его код прерывания (КП). КП сравнивается с приоритетом ТП. Если КП<КПТП, то (1) и возвращаемся к ТП , нет – тогда (0) и устанавливается начальный адрес прерывающей программы и начинается обслуживание.
8. Вычислительные системы
Комплексы
сети
ВС
ЭВМ
Рисунок 63. Иерархическое положение ВС
ВС – вычислительные системы. Здесь осуществляется параллельная обработка данных
Распараллеливание вычислительного процесса может осуществляться за счет введения :
- многопользовательского режима;
- многопрограммного режима в рамках одной ЭВМ.
С ростом мощности ЭВМ стоимость ПК растет по квадратичному закону, а ВС – по линейному:
Стоимость ПК ВС
мощность
Рисунок 64. Сравнительная эффективность ПК и ВС
Если работаем с мощностью правее точки пересечения, то экономичнее применять ВС, левее – ПК.
Нас интересует область правее точки пересечения : здесь ЭВМ переходит на уровень ВС.
ВС – это совокупность взаимосвязанных или взаимодействующих процессоров или ЭВМ, а также периферийного оборудования и программного обеспечения.
ВС могут быть многомашинными и многопроцессорными
Многомашинные ВС (ММВС)
ЭВМ1
ЭВМ2
ПВУ
1 2
3
Рисунок 65. Многомашинные ВС
В ММВС параллельно работают несколько ЭВМ. Режимы их работы могут быть различны:
- режим с резервированием: ПВУ (программно временное устройство) замыкает переключатель или на 1 или на2 (работает с ЭВМ1 или с ЭВМ2). Если ПВУ работает с ЭВМ1, то ЭВМ2 находится в режиме ожидания (холодного или горячего);
- параллельный режим: к точке 3 подключается и ЭВМ1 и ЭВМ2, они работают параллельно: выполняют две части программы (быстродействие возрастает в два раза);
- режим дублирования: обе ЭВМ работают над одной и той же задачей. Решение принимается голосованием. В этом случае резко сокращается вероятность ошибки.
Более распространенный вариант ВС – многопроцессорные (МПВС).
МП1
коммутатор
ООП
МПN
………
Рисунок 66. Многопроцессорные ВС
Процессоры в таких ВС работают параллельно, обычно имеют общую память, общий интерфейс, подключение идет через коммутатор. Число МП в МПВС в настоящее время перевалило за 1024.
Самая большая трудность в работе таких ВС – распараллеливание вычислительного процесса. Если процесс разбивается на части, и каждый процессор выполняет свою часть, то объединить результаты работы потом очень сложно, но сейчас эта задача уже решена.
Микропроцессоры обрабатывают поток данных (ПД) и поток команд (ПК).
Потоки данных, как и потоки команд, могут быть одиночными (ОПД и ОПК) и множественными (МПД и МПК).
Возможны различные комбинации потоков.
1. Это самый простой вариант комбинации – ОПД и ОПК
МПД
ОПК
вых
ОПД
Рисунок 67. ВС с ОПК и ОПД
2. Комбинация МПК и ОПД. Здесь имеется цепочка последовательно включенных процессоров, каждый из которых выполняет определенную операцию. Процессоры работают вместе под управлением МПК. Процессоры постоянно загружены вычислительными процессами (что очень удобно), но эта схема не везде работает.
П1
ПN
П2
……
МПК
К1 К2 К3
Рисунок 68. ВС с МПК и ОПД
3. Комбинация МПД и ОПК. Здесь процессоры работают параллельно. ПД нужно разбить на части, таким образом, чтобы процессоры обрабатывали каждый свою часть практически одновременно, чтобы сформировать выходной сигнал.
П1
П2
ПN
вых
ОПК
МПД
.
.
.
Рисунок 69. ВС с ОПК и МПД
4. Комбинация МПД и МПК. Процессоры работают в параллельном режиме, МПД разбивается на N сегментов, а управление идет через множество команд. Это самый быстродействующий и сложный вариант.
П1
ПN
МПД
МПК
выход
.
.
.
……………………….
…………..
Рисунок 70. ВС с МПК и МПД
9. Арифметико-логическое устройство
Приведём рассмотренную ранее структурную схему процессора:
РП (КЭШ)
УУ
АЛУ
ИФП
СШ
Рисунок 71. Структурнач схема процессора
Обозначения:
АЛУ – арифметико-логическое устройство (соответствует ОБ)
УУ – управляющее устройство (соответствует УБ)
РП – регистровая память – сверхоперативное запоминающее устройство.
ИФП – интерфейс процессора (с его помощью осуществляется обмен данными процессора с внешней средой, которая условно обозначена в виде системной шины - СШ)
АЛУ – устройство выполняющие арифметические и логические операции, как программно, так и аппаратно.
В нашем курсе нам наиболее интересно – аппаратное выполнение.
АЛУ может быть создано как единое устройство – сложное универсальное АЛУ, так и как совокупность нескольких независимых блоков. Последний вариант наиболее распространён.
Рассмотрим структуру АЛУ в этом случае.
Дв∑
Дес∑
Умн.
СОЛО
Выход
y1
у2
y3
у4
Рисунок 72. Структурная схема АЛУ
Обозначения:
Дв∑ - двоичный сумматор;
Дес∑ - десятичный сумматор;
Умн – умножитель;
СОЛО – схема однобайтовых логических операций.
Каждый из блоков задействует РП и управляет одним из УС -
9.1. Двоичный сумматор
Требования предъявляемые при кодировании операндов в вычислительных процессах:
Рассмотрим два одноразрядных двоичных числа: А и В.
А В S P
0 0 0 0
0 1 1 0
0 0 1 0
0 1 0 1
Таблица 2
S – сумма – аналог сложению по модулю два -
Р – сигнал переноса – аналог конъюнкции -
Операции, рассмотренные выше, могут быть реализованы на двоичном полусумматоре.
Функциональная схема:
1 HS 2
1 1
А
В
Р
S
Рисунок 73. Функциональное обозначение полусумматора
Структура полусумматора:
&
S
P
A
B
HS
Рисунок 74. Логическая схема полусумматора
1
SM 2
1
1
1
Рисунок 75. Функциональная схема одноразрядного двоичного сумматора:
1 HS 1
1
1 2
1 HS 1
2
1 2
1
Рисунок 76. Структурная схема одноразрядного двоичного сумматора ОДС
Таблица 3
|
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
|
1 |
0 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
1 |
|
0 |
0 |
1 |
1 |
0 |
|
0 |
1 |
1 |
0 |
1 |
|
1 |
0 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
Отметим, что представление числа в ЭВМ зависит от формата и формы.
Существует два основных формата:
Две формы представления чисел:
9.2. Беззнаковое представление ЧФЗ.
Рассмотрим представление ЧФЗ типа правильная дробь:
n
Рисунок 77. Формат беззнакового ЧФЗ
Рассмотрим связь индекса числа с весом:
Nmax =1-000…01
n
Nmin = = 00000…01
n
При этом:
Диапазон в формате ЧФЗ.
Nmin=
1 N
Nmax
0
Рисунок 78. Диапазон представления ЧФЗ
Разрешены не все значения, т.к. система дискретна, а значения с шагом
∆чфз – абсолютная ошибка
∆чфз = =
δ - относительная ошибка
δ =
δmin = = =
δmax = = / = 0.5
δ(0.5) = =
Из этого следует, что рекомендуемый диапазон представления ЧФЗ типа правильная дробь (в этом случае можно говорить о нормализованной правильной дроби):
0,5 N < 1
Nmin=
1 N
Nmax
0
0.5
Рекомендованный диапазон
Рисунок 79. Рекомендуемый диапазон представления ЧФЗ типа «правильная дробь»
Рассмотрим представление ЧФЗ типа целое число:
Рассмотрим связь индекса числа с весом:
Nmin = 1
Nmax = -1
Диапазон в формате ЧФЗ:
Nmin
N
0
1
Nmax
Рисунок 80. Диапазон представления ЧФЗ типа «целое число»
Разрешены не все значения, т.к. система дискретна, а значения с шагом «единица»
∆чфз = 0,5
δmin = = = (единицей можно пренебречь в случае если «n»
достаточно велико)
δmax = = 0.5/1 = 0.5
δ() = =
Из этого следует, что рекомендуемый диапазон представления ЧФЗ типа целое число (т.е. условия нормализации):
N < Nmax
Особые ситуации, возникающие при представлении ЧФЗ:
Признаком переполнения является перенос из левого старшего разряда.
Знаковое представление ЧФЗ
|
signN |
n
Соответственно диапазон представления числа уменьшается на единицу (один разряд идёт на представление знака).
В этом случае зону «машинного нуля» можно представить:
-Nmin < Z < Nmin
При переполнении разрядной сетки, как уже было сказано раньше, перенос идёт в старший левый разряд, т.е. знаковый. Следовательно, в этом случае возможна смена знака.
ЧПЗ типа правильная дробь.
Nmax= 1 -
Nmin = -Nmax = -1
∆чфз = =
δmin = =
δmax = = /(-1) -
δ(0.5) = =
Зона «машинного нуля»
-Nmax
Nmax
-Nmin
Nmin
Рисунок 81. диапазон представления ЧФЗ со знаком
ЧПЗ типа целое число.
Nmax = - 1
Nmin = - ( - 1)
∆чфз = 0,5
δmin = =
δmax = = -
δ() = =
Подводя итог можно отметить один из самых главных недостатков представлен6ия числа в формате ЧФЗ: слишком длинная запись
9.3. Представление ЧПЗ
В этом формате число выглядит следующим образом:
N = M * (стандартный формат)
M – мантисса – представляет собой ЧФЗ типа правильная дробь
Р – порядок – представляет собой ЧФЗ типа целое число
Модель представления числа в формате ЧПЗ
|
signM |
signP |
L = n + m +2
Рисунок 82. Формат представления ЧПЗ
Nmax = Nmax * =
Nmin = Nнормализ.min * = 0.5 * =
Из этого следует, что диапазон представления ЧПЗ:
N < (значения отличаются лишь разрядной сеткой порядка)
∆чфз = =
δmin = = /
δmax = = =
Кроме такого представления ЧПЗ существует и другое:
N = M *
На практике используется основание q со следующими значениями:
q = 2, 4, 8, …
Как и при работе с ЧФЗ, при работе с ЧПЗ возможны следующие особые ситуации:
9.4. Кодирование
Кодирование операндов со знаком в вычислительном процессе можно осуществить в трёх типах кодов:
Прямой код - ПК
Является стандартной формой числа при её хранении и пересылке. Данный код даёт возможность оценить операнд без его вычисления.
Код не применим для выполнения операций:
ПК не удовлетворяет требованию о том, что знаковые разряды при алгебраических операциях должны обрабатываться так же, как цифровые.
Поэтому ПК более применим для без знаковых операций, а именно для:
Обратный код
Свойства:
Рассмотрим переход от прямого кода к обратному:
Переход возможен при использовании операции «сложение по модулю два».
А
В
С = А В
Рисунок 83. Сумматор по модулю 2
Таблица 4
|
А |
В |
АВ |
|
0 |
0 |
0 |
|
0 |
1 |
1 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
.
.
.
n-1
1
2
n-1
n1
n2
n-1
n-1
n
n
N
signN
Рисунок 84. Схема преобразования ПК в ОК
Основа схемы:
УС - signN
Рисунок 85. Многоразрядный сумматор по модулю 2
Данную схему можно представить также следующим образом:
∑
n-1
n-1
n
n
N
signN
Рисунок 86. Функциональная схема преобразователя ПК в ОК
ПК
ОК
Рисунок 87. Структурное обозначение преобразователя ПК в ОК
Разберём несколько примеров на ОК:
Пример 1.
Пример 2.
На Примере 2 видно, что если при сложении обратных кодов происходит перенос из старшего знакового разряда, то происходит добавление единицы к младшему разряду, что усложняет и удлиняет запись.
Для того чтобы рассмотреть ещё одно свойство ОК, следует вспомнить о требованиях Рутисхаузера:
ОК:
Т.е. в ОК требование единственности не выполняется.
Это утверждение справедливо и для ПК:
Подводя итог сформулируем недостатки ОК:
Дополнительный код
ДК отрицательного числа можно просчитать быстрее если пользоваться следующим алгоритмом: просматривается число с право на лево, нули остаются без изменения, так же как и первая встречающаяся единица, остальные же инвертируются.
Свойства:
Рассмотрим переход от прямого кода к дополнительному.
Схема преобразования.
∑
n-1
n-1
n
n
N
signN
∑
Рисунок 88. Функциональная схема преобразователя ПК в ДК
ПК
ДК
Рисунок 89. Структурное обозначение преобразователя ПК в ДК
Т.е. код нуля одинаков и для положительных и для отрицательных чисел. В ДК соблюдается требование единственности.
В отличие от ОК, если возник перенос из знакового разряда, в ДК этот перенос пренебрегается, т.е. не происходит удлинение процесса.
Рассмотрим несколько примеров на ДК:
Пример 1.
Пример 2.
Несомненным плюсом ОК и ДК является легкое обнаружение переполнения разрядной сетки, если мы работаем с числами со знаком.
Признаком переполнения в этом случае является: (n (n – 1)) = 1
В случае если (n (n – 1)) = 0, то перенос отсутствует.
Продолжим рассматривать реализацию основных арифметических операций с помощью операционных элементов.
9.5. Параллельный сумматор
Такой сумматор значительно быстрее последовательного, в котором сложение происходит разряд за разрядом.
Приведём комбинационную схему параллельного сумматора:
1
SM 2
1 n
1
1
1
SM 2
1 n-1
1
1
1
SM 2
1 1
1
1
n n
A B
Рисунок 90. Параллельный сумматор
На вход сумматора подаются два двоичных числа: А и В.
N – ый сумматор обрабатывает знаковые разряды, остальные (n-1) – числовые.
Сложение идёт на ОДС. Возникающий перенос в младших разрядах учитывается в старших.
Схема приведена для А и В, заданных в дополнительном коде.
Приведённую выше схему можно представить в виде:
А
n 0
0
n-1 n S
SM
0
B n n-1
n-1
Рисунок 91. Структурное обозначение параллельного сумматора
Данный сумматор представляет собой арифметико-логическое устройство.
Данная комбинационная схема не обладает функцией памяти, поэтому на выходе сумматора зачастую помещают РОН, в котором и запоминается результат сложения.
А
n 0
0
n-1 n S
SM
0
B n n-1
n-1
0
Рг.
n-1
n
Рисунок 92. Сумматор с памятью
В схеме выполняется операция А +В = S.
Для выполнения операции (А – В) следует учесть (А – В) = (А + (-В)), т.е. для осуществления вычитания у вычитаемого инвертируется знак.
Встаёт вопрос о возможности сложения ряда чисел, т. как возможно осуществить операцию : А1 +А2 + А3 + … +Аm.
Эту операцию возможно осуществить с помощью накапливающего сумматора.
Для его реализации требуется запоминание более чем одного байта информации, т.е. необходима последовательность триггеров – регистр, состоящий из “n” триггеров типа D для запоминания “n” разрядного слова.
Регистр D – типа.
Информация D Q
T
СИ
С
Рисунок 93. Триггер задержки
Sn-1
D Tn-1 Sn-1
C
Sn-2
D Tn-2
C Sn-2
.
.
.
.
.
.
S0
D T0 S0
C
n n
СИ
n-1 n-1
Рг.
0 0
n
CИ
Рисунок 94. N – разрядный регистр
А
n 0
0
n-1 n
SM
0
n n-1
n-1
n
0 0
Рг.
Акк.
n-1 n-1
“0”
Рисунок 95. Накапливающий сумматор
Рг.Акк. – регистр – аккумулятор – накапливающий элемент
Работа Рг.Акк. происходит следующим образом:
Z
СИ
Ст Ст-1
“0” m
Рисунок 96. Счетчик тактов
Через N слагаемых СТ =0 и соответственно Z принимает значение Z = 0, что служит сигналом окончания суммирования.
Универсальный сумматор
n 0
0
n-1 n
SM
0
n n-1
n-1
0
СДВ
n-1
n
П
Д
МПР
(21)
П
Д
А n
n
В
0 0
Рг.
n-1 n-1
П
Д
n
n
S
Рисунок 97. Универсальный сумматор
МПР (2) – мультиплексор с организацией (21) введён, чтобы накапливающий сумматор функционировал, как сумматор с памятью.
0 0
НСМ
n-1 n-1
МПР
(21)
L R
A n
B n n
n S
СИ “0”
Рисунок 98. Структурное обозначение универсального сумматора
SM
2
1
1
a3
b3
a2
b2
a1
b1
a0
b0
p
P4
S3
S2
S1
S0
Рисунок 99. Четырехразрядный сумматор
9.6. Десятичный сумматор
Обработка десятичных чисел – одна из самых распространенных операций. Десятичный сумматор выполняет операции над десятичными числами, в том числе и со знаком.
Для записи одного десятичного числа требуется 4 разряда.
Требования Рутисхаузера:
Код «8-4-2-1» не удовлетворяет требованию дополнительности, поэтому он используется только для представления. А для арифметических операций используется код «8-4-2-1 +3» - это самодополняющийся код. Этот код образуется при добавлении тройки к любой цифре в «8-4-2-1».
Самодополняющийся код выполняет требование дополнительности, но у него нарушаются требования четности и весомозначимости.
{Ak} – Ak в самодополняющемся коде (СДК).
Преобразование в СДК:
{Ak}=Ak+3
{Ak}
3
Ak
SM
SM – четырех разрядный двоичный сумматор.
Обратное преобразование:
13
{Ak}
Ak
SM
- добавляем 13, но перенос не учитываем.
(дополняем число до 16)
Пример: Ak=9, {Ak}=12
12+13-16=9
Рисунок 100. Прямой и обратный преобразователи СДК в ПК
Желательно чтобы:
{Ak}=8 (1000),
{Bk}=9 (1001);
1000 - 8
+1001 - 9
10001 - 17, а в СДК должно быть 14 (11+3).
{Ak}=6 (0110),
{Bk}=7 (0111);
0110 - 6
+0111 - 7
Такая коррекция носит название арифметической коррекции. Она обязательно присутствует при сложении десятичных чисел.
Для построения десятичного сумматора используют два четырех разрядных сумматора:
Sk
a3
4
4
4
13
F4
«1»
P0
{Ak}
Ak
a0
a1
a2
SM
b3
b2
b1
b0
SM1
8
4
2
1
16
8
4
2
1
s0
s1
s2
s3
SM
Bk
3
3
{Bk}
SM2
8
4
2
1
16
8
4
2
1
P0
SM
Sk
Дес.
Ak
Bk
Рисунок 101. Функциональная схема одноразрядного десятичного сумматора
Состав:
2 четырехразрядных сумматора SM1 и SM2, 2 преобразователя прямого кода в СДК на входе, обратный преобразователь на выходе.
Работа:
В прямом коде подаются десятичные цифры – на выходе прямой код суммы. В SM1 складываются СДК Ak и Bk, из младшего десятичного разряда возможен перенос P4. На выходе SM1 – 5 полей: 4 – представление десятичной цифры; 1 – наличие или отсутствие переноса при сложении СДК.
SM2 осуществляет арифметическую коррекцию: есть перенос +3, нет – -3 (вычесть 3 = прибавить 13).
Если имеют место двухразрядные числа:
A2A1=A
+ B2B1=B
P3S2S1=S
2
2
P3
S2
B1
B2
A2
A1
SM102
SM101
A
B
S1
Рисунок 102. Двухразрядный десятичный сумматор
9.7. Умножитель
Умножение двоичных чисел:
A={a4,a3,a2,a1}, B={b3,b2,b1};
A*B=
a4 a3 a2 a1
b3 b2 b1
a4b1 a3b1 a2b1 a1b1
a4b2 a3b2 a2b2 a1b2
a4b3 a3b3 a2b3 a1b3
M7 M6 M5 M4 M3 M2 M1
M7 – перенос возникающий при сложении.
Состав умножителя:
ai
M1
b3
b2
b1
ai
ai
SM1
8
4
2
1
16
8
4
2
1
SM2
8
4
2
1
16
8
4
2
1
&
&
&
&
&
&
&
&
&
&
&
&
M2
M3
M4
M5
M6
M7
Рисунок 103. Функциональная схема умножителя
Если b будет 4-х разрядным, то добавиться сумматор SM3 и еще 4 коньюнктора. Если увеличить разрядность a, то увеличиться число сумматоров «снизу». Приведенная схема – есть умножитель модулей 4-х и 3-х разрядных чисел. Это комбинационная схема, т.е. обладающая максимальным быстродействием, но весьма сложная, по сравнению с программным умножением.
Если умножаемые числа со знаком, то к схеме добавляется сумматор по модулю два:
singAsignB
singB
singA
m2
Рисунок 104. Определитель знака произведения
9.8. Вычисление логических условий
Вычисление логических условий – это операция отношения между операндами, а в простых случаях между операндами и константами.
Логическое отношение – >,<,,=.
A сравнивается с k: где k – константа,
A={a1,a2,a3,a4}
Это вычисление осуществляется с помощью комбинационных схем.
1)A>7x1.
2)A3x2.
3)A=0x3.
1) Если А больше 7 то, сигнал х1=1.
Решение: х1=а4.
2)Если А меньше или равно 3, то:
х2
а3
а4
&
Рисунок 105. Схема вычисления нестрогого неравенства
3)Если А равно нулю, то:
х3
а3
а2
а1
&
а4
Рисунок 106. Схема обнаружения нуля
Сравнение А и В:
Вычисляются логические операции в каждом разряде
A={an,an-1,…,a1}
B={bn,bn-1,…,b1} Таблица 5
|
ai |
bi |
qi |
ri |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
1) A=B
qi=aibi
ri=
B
n
bn
an
bn-1
an-1
b1
a1
q1
qn
qn-1
A
.
.
.
1
m2
m2
m2
.
.
.
Q
n
Рисунок 107. Схема обнаружения равенства операндов
Q=1 A=B
Q=0 AB
2) AB, AB - реализуются на комбинационном сумматоре.
0.A – положительное число
1.В – отрицательное число, переводим его в дополнительный код.
[B]ДК
A
n
n
.
.
Q
sign(A-B)
Ксм
1
Рисунок 108. СОЛО на комбинационном сумматоре
Если А>В sign(A-B)=0
Если А<В sign(A-B)=1
Q=1 A=B
Плюсы: решение на арифметическом блоке.
Минусы: требуется дополнительная программа для введения знака разряда и перевода В в ДК.
9.9. Схема однобайтных логических операций (СОЛО)
А<В?
А>В?
А=В?
8
8
В
А
СОЛО
- при условии АВ
Рисунок 109. Функциональное обозначение СОЛО
Идем от старших разрядов к младшим, если встречается один разряд больше другого – ответ автоматически.
R
q1
a1
q6
a6
q7
a7
.
.
.
.
.
.
.
.
.
&
&
&
&
Рисунок 110. Логическая схема СОЛО
R=0 A=B;
A<B.
R=1 A>B.
Плюсы: схема СОЛО проще и требует меньше времени, чтобы ответить на вопрос.
В процессор может входить блок контроля и диагностики, который отвечает за правильность протекания вычислительных процессов в процессоре.
9.10. Блок контроля и диагностики (БКД)
Блок отвечает на вопрос: существуют ли в передаваемых операндах ошибки.
Ошибка – когда из-за помехи единицу принимают за ноль, или ноль за единицу.
Для этой цели служат операционные элементы контроля.
помеха
n
ОЭ1
ОЭ2
Рисунок 111. Появление ошибки при передаче операндов
А={1101}
- число единиц в операнде нечетное.
n+1
n+1
n+1
n
ОЭ1
ОЭ2
n-1
Рг1
0
Рг2
КР
КР
Количество единиц всегда четное.
Линия квитанции
Рисунок 112. Схема защиты операндов при параллельном ИФ
КР – контрольный разряд.
Если по линии квитанции передается 0 – ошибки нет; 1 – переспрос.
Диаграмма информационного слова, на пересечении информационные разряды:
КР3
КР2
КР1
0
0
1
1
1
1
0
Контрольный разряд внутри круга равен 0, если число единиц в круге четное.
Обычно КР ставятся на места в информационном слове, номера которых равны степени двойки.
КР на первой позиции группируется со всеми разрядами номер которых нечетный: 3,5,7 и т.д.
2-й КР контролирует группу, у которой единица присутствует во втором разряде: 3,6,7 и т.д.
3-й КР контролирует группу, у которой единица присутствует в третьем разряде: 5,6,7 и т.д.
В БКД входят также пороговые схемы, мажоритарные элементы, детекторы чисел.
9.11. Пороговая схема
f
n
Рисунок 113. Структурное обозначение ПС
На входе пороговой схемы действует n-разрядная шина. Назначение пороговой схемы сформировать на своем выходе 0 или 1. f=1, когда не менее чем на k входах из n будут единицы.
ПС32: Таблица 6
|
a1 |
a2 |
a3 |
f |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
1 |
f
a3
a2
a1
a3
a3
a3
a2
a2
a2
a1
a1
a1
&
&
&
1
&
Рисунок 114. Логическая схема ПС32
Мажоритарные элементы
Мажоритарные элементы (МЭ) – это схема голосования, на выходе будет 1 когда проголосует половина +1 голос.
Это устройство используется как контролирующее.
Детектор чисел - срабатывает, когда ровно на К входах появляется “1”. Реализуется с помощью пороговых схем.
Рисунок 115. Схема детектора чисел
Если ровно на К входах подан код 1, f = «1».
10. Устройства управления в процессоре
Иерархическая пирамида.
На уровне ОЭ рассмотрим устройство управления(УУ).
Основной функцией УУ на уровне ОЭ - управление работой процессора в соответствие с микропрограммой(МП).
Рисунок 116. Формат микрокоманды
УУ определяет каков адрес следующей МК на основе информации из адресной части(АЧ) МК. В поле №7 размещен адрес перехода. В поле №6 – управление адресом – МО адрес.
В МТ1804 16 МО адрес(24 4-х разрядных). Общее число МО адрес не более 32-х.
По информации, заложенной в АЧ МК определить, каков адрес следующей МК.
10.1. Адресный базис (АБ)
АБ указывает, каким минимальным числом МО можно обойтись, выполняя любую микропрограмму. АБ включает всего 3 МО адрес:
МОА: переход по счетчику – ПС(CONT), безусловный переход БП, условный переход УП.
С помощью АБ можно управлять работой любой МП.
На какие исходные данные следует опираться?
1. ПС: далее вычислить координаты следующего адреса(СА)
СА= ТА+1 – эта МО самая распространенная.
МК СА – тоже является цел. числ. и все МОА связаны с обработкой целых чисел без знаков.
2. БП
СА = АП (заложенный в 7 поле)
АП не вычисляется как ТА+1, а может отличатся от ТА.
3. УП: определяющую роль играют осведомительные сигналы(ОС).
Определяющим является ОС, поступающий с арифметико-логического устройства. АЛУ при выполнении каждой МК формирует ряд ОС. Из них выбирается какой-то необходимый для данной МК.
Рассмотрим архитектуру, которую используют при управлении адресами АБ.
Рисунок 117. Функциональная схема УУ с использованием АБ
МПП – микропрограммная память
РМК – регистр МК
АП – адрес перехода
УУ – управление адресом
АЛУ вычисляет результат F и совокупность осведомительных сигналов.
РСП – регистр состояния процессора. (В него записывается )
И осуществляется выбор.
МПРос – мультиплексор ОС (4х1)
Управляется МПРос с поля управления адресом.
УУ также управляет МПРу – мультиплексора условий (3х1) на выходе имеет линию.
Этот МПРу управляет МПР адреса(2х1) с него на адресное поле МПП.
МПРа – мультиплексор шины.
СТ – счетчик микрокоманд.
СТ прибавляет 1 к ТА.
Как работает в АБ.
Работа этой схемы зависит от того, какое условие задается полем УА.
УА управляет в МПРа – какой вход подключен на выход(«0», «1», или ОС).
Переход по счетчику (1), то МПРу пропускает на выход «0» → «0» на МПРа.
Если подается «0», то на МПРа проходит правый вход – Та+1.
Если в поле УА записана команда БП, то через МПРу проходит сигнал с правого входа(«1»), то 1 на МПРа, то левый вход, т.е. СА=АП.
При таких операциях не задействована АЛУ. Условный переход. С МПРос снимается необходимый ОС и этот ОС на МПРу в качестве центрального входа. И следовательно на выходе МПРу будет ОС. А ОС может быть равен 0 или 1. Если ос=1, то есть АП.
ПС – 50-70% МК. Если ПС, то АП не нужен. Следовательно иногда информация не востребована, а это загружает память. Всегда при конструировании МК. Стремятся к минимизации длины АЧ.
Этот вопрос решается с помощью стековой памяти – СТЕКА.
10.2. Стек и его использование в МОА
Стек («магазинная» память) функционирует по алгоритму: последним вошел, первым обслуживается.
Рисунок 118. Функциональная схема стека
Накопитель + управление стеком(управляется схемой)
TOS – вершина стека(накопительная ячейка)
По левой стрелке загружается – режим записи. Разгружается – режим чтения. Шина имеет разрядность такую же, как и накопитель.
Запись и чтение управляемые (управляются с помощью сигналов Х1 и Х2).
УС управляется входными сигналами:
- сигнал обращения.
Если по приходит «1», то стек находится в режиме хранения. Если -0, то обращение к памяти.
- соответствует режиму записи.
- соответствует режиму чтения.
Если и объединить в одну линию и если идет «1», то режим записи, а если по этой линии «0», то режим чтения.
Индикатор заполненности накопителя.
Если СТЕК заполнен до конца, режим записи запрещается. Если пуст, то запрещается режим чтения.
Разрешение на сигналы Х1,Х2 выдается по команде обращения .
В простейшем случае стек выполняется в виде реверсивного счетчика, емкость которого равен емкости накопителя.
В более сложном случае для организации стека отводится участок ОП.
2. Использование стека в МОА.
Рисунок 119. Функциональная схема УУ с использованием стека
Перепрограммируемое запоминающее устройство или преобразователь кода (4х6).
- вектор прерывания, по нему отыскивается начало прерывания программы.
В соответствие с S1 и S2 один из входов МПРа подается на выход. Также на МПРа подается с СТмк и всегда имеем ТА+1.
- режим обращения к стеку.
По линии подается Push(1) запись или Рор(0) – чтение.
Подобная схема УА позволяет реализовать для МТ1804 16 МОА. Из них 3 основных ПС, БП, УП. В некотором случае управление идет не по прямому значению ОС, а по инверсному (т.е. + ещё 4 команды ). А также + различные виды управления стека.
При прямом виде ОС + 4 команды, следовательно в сумме набирается 16 команд.
Экономия основной памяти (ОП) при использовании стека видна в трех случаях:
Рисунок 120 . Обращение к подпрограмме
1→2→3 переход по счетчику. Из 3 переход в подпрограмму. Этот переход осуществляется и следует после МК адрес, запоминающейся в Tos. В Еos, пока выполняется ПП будет находится 4-ая команда. RTN – снять информацию с вершины стека, т.е. возвращение к ОП.
2)
Рисунок 121. Вложение подпрограммы
В ПП1 идет обращение к ПП2, каждый раз указывается адрес перехода.
С помощью стека в Tos запоминается 3-я команда. Выполняется ПП1 И снова записывается в Tos - 8. Идем в ПП, идет RTN, читаем 8 из Tos. RTN из ПП1, из Tos – 9. Стек выходит на новую позицию.
В МТ1804 в стеке 4 позиции, следовательно можно обращаться к 4-м ПП.
Экономия, т.к. исключается адрес перехода.
3)
Рисунок 122. Организация циклов
1,2,3,4,5 – переходы по счетчику. В 5 МК осуществляется условный переход.
Если Z=1, то идем вверх, если Z=0 то спускаемся вниз.
Начало цикла запоминаем в стеке. Когда в 5 выходим из цикла, то при Z=1, обращение к вершине стека и возвращение в 1, а если Z=0, то по ТА+1, т.е. в 6. Достигается экономия длины МК.
10.3. Синтез адреса на структурном уровне
Команда имеет две части.
К
|
АЧ |
ОЧ |
Как уменьшить адресную составляющую операционной части?
Сжать АЧ внутри ОЧ – путем использования 2х форматных и 2х адресных команд.
Классический метод – одноформатная, одноразрядная команда(все в одном формате, 1 адрес, следовательно 3 одноадресные команды нужно вставить в программу – это неэкономично).
Сейчас применяются 2х адресные команды.
В качестве приемника может быть РОН или ячейка памяти. В настоящее время в среднем все команды 2х разрядные и как минимум 2х форматные.
Также существует короткий формат команды.
КО – код операции. РОНЫ –источники. Когда 2 ячейки адреса, то результат размещается по 1-му адресу – всего требуется 16 разрядов.
При длинном формате используется и ОП.
Включает в себя: код операции, РОН, в качестве одного из источников информации, все остальное для адресного задания ячейки ОП.
Чтобы вычислить адрес 2го источника, нужно вычислить, какие команды могут быть.
3 опорных точки:
1) Непосредственная адресация. В 20-ти разрядном поле размещается сам операнд, который участвует в операции(чаще всего это const)
2) Прямая адресация. При ней указывается способ вычисления 2-го адреса.
В2 - базовый адрес
D2 –смещение.
Рисунок 123. Сегменты ОП, используемые при прямой адресации
Адрес=В2+D2 Арифметическое сложение по модулю(эта операция осуществляется в ОП)
11. Память
Иерархическое представление структуры памяти в первом приближении изображено на рис. 124:
Краткие обозначения:
П - память
ЗУ – запоминающее устройство
ЗЯ – запоминающая ячейка
ЗЭ – запоминающий элемент
Рисунок 124. Иерархическая структура памяти
Система использует иерархию, связывающую нижний с верхним уровнем:
П=∑ЗУ
ЗУ=∑ЗЯ=ОЭП
ЗЯ=∑ЗЭ
11.1. Режимы работы памяти
Активизирует память. Устанавливаются режимы: запись, чтение, регенерация.
Нет сигнала обращения. Память отключена от внешних устройств и в первую очередь от шины данных.
Память обычно адресуется. Она работает по принципу «Книга – страница – строка – буква».
Основные характеристики.
Так же вводят еще одну характеристику – стоимость хранения 1бита информации. Чем больше емкость, тем меньше стоимость и чем больше быстродействие, тем больше стоимость.
Типы запоминающих элементов.
Запоминает 1 бит информации.
Используется в динамических запоминающих устройствах (ДОЗУ). Плотность записи в ДОЗУ выше на порядок чем в статическом ЗУ и в ДОЗУ есть режим регенерации – постоянного восстановления на запоминающихся ёмкостях.
Если плавкая вставка разрушается, то это эквивалентно постоянной записи “0”, не разрушается - “1” – постоянно запоминающее устройство (ПЗУ).
Динамическое и статическое ОЗУ – элементы электрозависимой памяти. Работают только при наличии электропитания.
Плотность записи очень высока. Используется в винчестере. Винчестер – энергонезависимая память, как и ПЗУ.
Память заключена в рельефе дорожки. Способ чтения: на диск попадает луч лазера и по характеру отражения определяется “0” или “1”.
Как строится память в современном ЭВМ?
При построении выявляется следующая закономерность: чем выше быстродействие, тем больше стоимость одного бита и чем выше емкость, тем меньше стоимость хранения одного бита информации и ниже быстродействие. Идет компромисс.
внутренняя память
внешняя память
(вторичная)
Рисунок 125. Пирамида памяти
Внутренняя память:
Характеристики:
Характеристики:
Характеристики:
Не нужно путать основную память и оперативную. Оперативная память занимает только часть основной памяти, остальное составляет ПЗУ.
Характеристики:
Внешняя память:
Входит в состав памяти на жестком диске;
Характеристики:
Характеристики:
Характеристики:
Характеристики:
Просматривая пирамиду памяти сверху вниз, выявляются следующие закономерности:
Смысл такого построения памяти основывается на принципе локальности по обращению, который имеет 3 составляющих:
Суть: большинство процессов, обрабатываемых ЭВМ, с очень высокой долей вероятности адрес очередной команды определяют из текущего адреса или близлежащего адреса, т.е. осуществляется сфокусированность адресов.
Данные структурируются и хранятся последовательно в ячейках памяти. Место хранения данных тоже сфокусировано.
Учитывается, что множество программ содержат в себе короткие циклы и короткие подпрограммы, т.е. небольшие наборы команд могут многократно повторяться в течение некоторого программного времени, т.е. время сфокусировано.
90 % программы связано с обращением к 10 % адресного пространства. Программу при выполнении разумно представить в виде последовательно обрабатываемых фрагментов – компактных групп адресов и данных. Помещая фрагмент в более быстрый верхний уровень, сокращается время выполнения программы, т. е. увеличивается быстродействие. Для этого фрагменты из медленного уровня помещаются в верхний соседний уровень, что позволяет хранить большие объемы информации в медленных уровнях, а обрабатывать - в быстрых. На каждом уровне информация разбивается на блоки. Блок – наименьшая информационная единица, которая пересылается между двумя соседними иерархическими уровнями памяти. Размер блока может быть фиксированным, а может быть переменным. При фиксированном размере блока емкость памяти кратна размеру блока. Размер блока для различных уровней различен и увеличивается при движении от верхних уровней к нижним. Т.к. блок – часть программы, то программа может выйти за размер блока.
При обращении процессора к памяти необходимая информация сначала ищется на самом верхнем уровне. Если информация находится, то говорят, что имеет место «Попадание», иначе речь идет о «Промахе». В случае «Промаха» поиск снижается по уровню и на более низком уровне возможно «Попадание» или «Промах». Вопрос в том, как соотносятся блок и выполняемая программа? Всегда существует обмен в ЭВМ между сложностью и быстродействием. При нахождении информации она пересылается вверх и с ней начинает работать процессор. Применение многоуровневой памяти дает выигрыш в быстродействии. Пересылка блоков идет между соседними уровнями (не перескакивает между уровнями), осуществляется программно и аппаратно, без вмешательства оператора.
Для оценки эффективности памяти используется ряд характеристик:
Если описывается конкретный уровень памяти, то при описании конкретизируются следующие моменты:
11.2. Основная память
Основная память – единственный вид памяти, к которой процессор может обращаться непосредственно. Во всех остальных случаях обращение происходит только через интерфейс и все, что идет в память сначала нормализуется в основной памяти. В ней информация переводится в язык, понятный процессору.
Как организуется память?
Любое запоминающее устройство есть совокупность основных элементов памяти.
ЗУ=∑ОЭП
Краткие обозначения:
ШД - шина данных
ША – шина адреса
ШУ – шина управления
АР – адресный регистр
СУ – схема управления
БАВ – блок адресной выборки
Ноп – накопитель основной памяти
РД – регистр данных Рис. 3 Структура памяти
Рисунок 126. Структура памяти
Краткие обозначения:
БУЗ – блок управления записи
БУЧ – блок управления чтения
Рисунок 127. Функциональная схема ОП
Рисунок 128. Диаграммы управления ОП
На рис.126 изображена общая схема памяти ЭВМ, на рис. 127 она рассмотрена более подробно.
Из шины адреса (ША) в адресный регистр (АР) приходит адрес информационного слова. В простом случае блок адресной выборки это дешифратор. Сигнал РЕЖИМ подается на вход схемы управления. Выбирается один из режимов: чтение или запись. Если режим ЗАПИСЬ, то выполняет свою работу БУЗ, инициирую РД и Ноэп. Если режим ЧТЕНИЕ, то инициируются другие элементы схемы.
Рассмотрим рис.128. В момент времени t1 вводится адрес информации, ничего пока не происходит. В момент времени t2 получено обращение, режим не установлен. Во время t3 устанавливается режим чтение или хранение. Этот сигнал появляется на выходе СУ. В момент t4 можно начинать чтение из РД, т.к. заканчиваются переходные процессы во всех связях и на выходах ОП появляется истинная информация, в момент t5 отображается истинная информация, может происходить режим записи.
Время выборки – время между t1 и t5 (между началом запроса и его окончанием).
Если обращения нет, то память находится в режиме хранения (используются только Ноэп и РД).
ЗУ с произвольной выборкой (БАВ):
Организация ЗУ зависит от того, что собой представляет ЗЭ. Это может быть триггер, перемычка, ёмкость, специальный p-n переход. Наиболее понятным является триггер. Рассмотрим его использование в ЗУ.
Триггер.
Если в ЗУ используется в качестве ЗЭ триггер, то это статическое ЗУ.
Простейший случай – R-S триггер, изображен на рис. 129.
Рисунок 129. R-S триггер _
Состояние триггера определяют по значению выхода Q, а Q – его инверсный выход, р – разрядная линия.
Если передается «1», то состояние S=1, R=0.
Если передается «0», то состояние S=0, R=1.
Режим хранение, при значении S=1, R=1.
При сокращении числа линий, но при сохранении режима работы, рис.129 будет выглядеть так (рис. 130):
Рисунок 130. S-R триггер с ключами
На рис. 130 изображен тот же триггер, что и на рис129, но он использует подачу сигнала по входам, сокращая число линий. Если есть обращение к ячейкам, то ключ замкнут (режим обращения), если нет обращения – ключ разомкнут (режим хранения). Обращение идет от линии адреса (ЛА). Р^”1” и P^”0” могут быть использованы как для записи, так и для чтения.
11.3. ЗУ с однокоординатной выборкой (со словарной организацией)
Самая простая структура у ЗУ со словарной организации. Изображена на рис. 131.
Рис131. Структура ЗУ с однокоординатной выборкой
С помощью ключей производится доступ к триггерам, если они замкнуты.
Блок адресной выборки.
Рисунок 132. БАВ при ЗУ с однокоординатной выборкой
У каждого ЗЭ есть ключи к разрядной линии. При выборе данного адреса возбуждается некоторая разрядная линия, потом воздействуют на запоминающие устройства на i-ой линии.
Рисунок 133. Строчная организация ЗУ
Информация снимается по каждой строчке, которая задает ЛА. Линия эквивалентна накопителю. Задается всего лишь одна координата.
Целесообразно при применении в системах с организацией 10х1024.
11.4. ЗУ с двухкоординатной выборкой (с матричной организацией)
Для данного ЗУ нахождения информационного слова нужно задается номером строки и столбца (см. рис. 134).
Рисунок 134. Задание информационного слова в ЗУ с двухкоординатной выборкой
Рисунок 135. Структура ЗЭ с двухкоординатной выборкой
Связь осуществляется через 4 ключа. Управление производится от двух линий адресов: Х и У. Ключи К1 и К2 отвечают за Х, ключи К3 и К4 – за У. На пересечении срабатывает ЗЭ.
Адрес любая ячейки разбивается на 2 части: на старшие и младшие адреса. БАВ состоит из дешифраторов строк и столбцов и его можно изобразить следующим образом (см. рис. 136):
Рисунок 136. БАВ при ЗУ с двухкоординатной выборкой
ЗЯ=∑ЗЭ
На пересечении строк и столбцов содержится ЗЯ с ИC длиной n. ЗЭ соединены параллельно. Их отличие одного от другого состоит в том, что они подсоединяются к разным линиям ШД.
Предел по объему памяти составляет 1М бит (организация 1024х1024).
11.5. ЗУ с трехкоординатной выборкой (со страничной организацией)
Рис. 137. Задание информационного слова в ЗУ с трехкоординатной выборкой.
Предел по объему памяти составляет 1Г бит.
Трехкоординатная выборка осуществляется за счет сигнала обращения. Например, по двухкоординатной выборке организован 1 кристалл (куб). Самые старшие разряды используются для выработки сигнала обращения. Идет инициализация элемента памяти. А в ОЭП используется двухкоординатная выборка.
ЗУ с трехкоординатной выборкой называется ЗУ со страничной организацией, т.к. существуют страницы и к ним происходит обращение.
При увеличении объема увеличивается размер адреса. Значит, нужны методы, которые позволят увеличить емкость ЗУ.
Как увеличить ёмкость ЗУ при различных ситуациях?
ЗУ=∑ОЭП (память имеет организацию mxn), где m – число ИС, а n – длина ИС
nЗУ>nОЭП
nЗУ=L· nОЭП
Рисунок 138. Схема увеличения длины ИС в ЗУ
На все ОЭП поводят одновременно сигналы обращения, они инициализируют все ОЭП. На выходы подсоединяются к различным линиям ШД.
mЗУ>mОЭП
mЗУ=k·mОЭП (увеличиваем емкость в k раз)
Рисунок 139. Схема увеличения глубины ЗУ
Ко всем ОЭП подают один адрес. По старшим разрядам они различаются - посылают сигнал обращения на выбранный ОЭП. Тогда из этой ячейки данные будут считываться и поступать на ШД,
Посылается сигнал обращения и выбирается элемент памяти.
mЗУ>mОЭП
Применяются два перечисленных метода выше в совокупности.
Метод организации увеличения ёмкости:
mЗУ>>mОЭП
nЗУ=nОЭП
12. ОРГАНИЗАЦИЯ ОП
Увеличение быстродействия ОП решается за счет блочной организации основной памяти и за счет пользования локальности по обращению.
Блочная организация классифицируется на 3 группы:
12.1. Блочная организация памяти.
∑ОЭП=ЗУ
∑ЗУ=МП (модуль памяти)
∑МП=БП (блок памяти)
Иногда вместо блока упоминается банк и поэтому память организуется в виде совокупности банков. Организация памяти идет за счет разбиения адреса на определенные группы разрядов.
mОП=512 ИС
Рисунок 140. Блочная организация памяти
Краткие обозначения:
СУ – схема управления
РА – регистр адреса
ДС банка – дешифратор банка
МПР/ДМПР – мультиплексор/демультиплексор
обр – обращение
0, 1.. 127 и т.д. –ячейки памяти пронумерованы в порядке возрастания в каждом блоке
Приходит обращение и значения выходов с ША на схему управления регистра адреса.
Режим ЧТЕНИЯ. Вместе с обращением поступает команда чтения на СУ и СУ передает адрес в регистр адреса. В РА два поля: левое и правое. В левом находятся старшие разряды (А8, А7), а в правом – младшие разряды (А6..А0). В старших разрядах А8, А7 с помощью дешифратора включают тот или иной банк с организацией 2х4. Параллельно на 4 банка поступают младшие разряды А0..А6, но разрешение на чтение получает тот банк, обозначенный с помощью дешифратора и считывает ячейки. Данная информация поступает в ячейки МПР (с организацией 4х1) и затем информация идет из МПР в шину данных.
Режим ЗАПИСИ. Приходит с обращением команда записи на СУ и производятся все те же действия. Отличие от предыдущего режима внизу вместо мультиплексора работает демультиплексор.
Преимущество данной организации памяти: при параллельном доступе в банки обеспечивается более высокое быстродействие, т.к. сокращается процедура обращения к ячейкам.
Для увеличения быстродействия в несколько раз переходим к циклической организации памяти.
12.2. Циклическая организация памяти
mОП=512 ИС
Рисунок 141. Циклическая организация памяти
Адрес выставляется по каждому банку в РА. У каждого банка есть регистры. Вход и выход производится через МПР и ДМПР. Особенность в нумерации ячеек. Если при блочной организации поля нумеруются сверху вниз, то здесь по строкам, слева направо. Нумерация по горизонтали носит название расслоение памяти. Очевидно, за счет расслоения увеличивается быстродействие, если используется локальность по обращению. Если выставить адрес по команде, то следующая будет смежной с ней, находится рядом.
Если режим ЧТЕНИЯ подается на БУ, то старшие разряды А2..А8 поступают в регистр адреса банков (РА). Съем осуществляется по команде от дешифратора. Дешифратор информирует двухразрядное слово А1, А0. Далее информация идет через регистр данных, МПР, на ШД.
Если режим чтение, то повторяются те же операции, только данные внизу поступают на ДМПР.
В данной организации памяти увеличивается быстродействие в обращении, при чем в b раз, где b – число банков.
12.3. Блочно-циклическая организация памяти.
Эта организация является комбинацией двух методов, описанных выше. Позволяет в определенной степени сочетать преимущество обоих методов.
mОП=512 ИС
Рисунок 142. Блочно-циклическая организация памяти
В каждом банке нужно выделить модули. В каждом банке находится по 2 модуля – четных и нечетных соседних номеров. Из ША данные поступают в форматный РА и в нем выделено 3 поля: поле старших разрядов, средних и младших. Каждое поле чем-то управляет: старшие разряды задают номер банка, к которому идет обращение, средние разряды – номер ячейки младшие разряды – номер модуля (при блочном обращении).
Блочно-циклическая организация существенно улучшает быстродействие памяти, так как получается минимальное время перехода от одной ячейки к другой.
Дальнейшее развитие в архитектуре памяти связано с развитием многопроцессорной системы. Тогда каждый банк имеет свой контроллер и управляется независимо, автономно. Проблема возникает, когда из двух процессоров обращение происходит к одной и той же ячейке.
12.4. Многопортовая память
Для повышения быстродействия системы используют многопортовую память.
В настоящее время существует память двухпортовая, четырехпортовая, восьмипортовая.
Рассмотрим функционирование двухпортовой памяти.
Рисунок 143. Структура однопортового ЗЭ
По выставленной ЛА идет использование ЗЭ. Если сигнал обращения – ключ замкнут, если хранение – разомкнут.
Рисунок 144. Структура ЗУ с двухпортовым ЗЭ
В данной схеме есть 2 шины данных и 2 шины управления.
Двухпортовая память
Рисунок 145. Схема двухпортовой памяти
Логика управления схемы:
В центре находится накопитель памяти на двухпортовых запоминающих элементах, так же изображены 2 шины адреса и 2 шины управления. Доступ возможен как слева, так и справа.
Исключительные ситуации возникают, когда запрос справа и слева поступает в 1 ячейку одновременно. Если запрос на чтение, то казусов нет, возникает только вопрос нагрузочной способности. Если, например, правая – чтение, левая – запись, то выдает неопределенную (случайную) величину. Если оба запроса запись, то тоже получаются случайные значения.
Поэтому логика управления – логика арбитража, она решается аппаратными средствами. Формируют логику сигнала ”занято”-прерывание. Логика включается, когда в 1 ячейку посылаются 2 запроса. Если сигнал от первого пришел раньше, то логика в его сторону, а для другого – ”занято”-прерывание. Если сигналы приходят одновременно на чтение, то разрешается выполнение обоих. Если сигналы приходят одновременно на запись, то арбитраж выбирает случайную логику (одному путь открыт, а другому закрыт). Если коллизий нет, то арбитраж разрешает свободную работу. Частота таких событий зависит от объема памяти и от числа портов. Для двухпортовой памяти коллизии имеют вероятность обращения примерно 0,1%.
12.5. Ассоциативная память
Если поиск идет по ассоциативным признакам, по сути информации, заложенной в ИС, то говорят, что используют ассоциативную память.
Рисунок 146. Структурная схема ассоциативной памяти
На схеме слева изображен запоминающий массив, где хранится информация о числе слов N, разрядов m. В центе находится схема совпадений. Выше – регистр маски, ассоциативные признаки. Признак формируется по k разрядам. Справа находится регистр совпадений, который может принять значения a0, a1, a2. Ассоциативным признаком может быть частью ИС, а так же может приравниваться ИС (тогда он называется тег - ярлык). Обычно тег располагается в младших разрядах. В регистр ассоциативных признаков помещается код искомой информации, т.е. признак поиска (k разрядное двоичное слово). В схеме совпадений по каждому разряду регистрируется, совпадает ли разряд с признаком или нет. Операция осуществляется параллельно. Для каждого бита ИС есть соответствующий бит в ассоциативном признаке. Факт совпадений запоминается в регистре совпадений. Если разряды одинаковые, то в соответствующих разрядах записывается 1.
Комбинационная схема принимает значения a0, a1, a2:
Ассоциативный поиск ИС может отличаться по виду поиска, способу опроса, по способу выборки при множественных совпадениях и по способу записи ИС.
Признаки классификации ассоциативной памяти:
Это когда запись очередного слова идет в ячейку с наименьшим номером. Наиболее сложный способ записи – предварительной сортировки информации по величине ассоциативного признака.
АЗУ – сложное устройство. При очень больших массивах информации оно не используется как самостоятельное, а идет как дополнительное.
13. КЭШ ПАМЯТЬ
Почему возникла необходимость в использовании КЭШ?
Динамическая ЗУ обладает на порядок меньше быстродействием. Основная ЗУ отстает от процессора. У статической ЗУ стоимость выше на порядок. Компромисс - в основную память вводится КЭШ память.
Суть: в операционную память добавляется блок КЭШ памяти. Обладает высоким быстродействием. С точки зрения процессора КЭШ не видна при обращении в ОП, но в ОП КЭШ присутствует. В КЭШ память отображается тем или иным способом ОП своими участками, и если поступает запрос от ЦП, то этот то этот запрос к ОП проходит сначала в КЭШ память, и если в ней запрашиваемое слово есть, то говорят о «попадании» процессора, а если слово отсутствует и обращается в основной массив ОП, то говорят о «промахе». Обращение к КЭШ требует меньшего времени чем к ОП. Основано на принципе локальности по обращению. Суть: если выполняемая команда из программы, то для выполнения программы требуется рядом текущая команда по адресу. Поэтому, если мы выбираем команду, а в ОП заносим команду рядом лежащую, то скорее всего буде попадание. Быстродействие увеличивается.
13.1. Архитектура КЭШ и ОП и их взаимосвязь
Рисунок 147. Архитектура КЭШ и ОП
Связь процессора с КЭШ осуществляется специальной системой данных, более многоразрядной чем системная шина.
Как преобразует ИС из ОП в КЭШ?
Рисунок 148. Связь ОП с КЭШ памятью
С<<M
Используется принцип локальности по обращению.
Память данных в ОП имеет 2n BC c номерами от 0 до (2n -1). Они разбиваются на блоки одинаковой длины. В каждом блоке собираются K ИС. Число таких блоков: M=2n/K.
У КЭШ памяти есть понятие строки, число которых С, которые имеют номера от 0 до (С-1). Длина каждой строки Кис. У каждой строки есть признак, который обозначается тэг.
Если выполняется команда из верхнего блока (0, 1 .. M-1), то все слова из этого блока размещаются в определенной строке КЭШ. Если работаем с каким-нибудь ИС, то рядом с ним есть другие ИС, необходимые для операции. Поэтому блоки ОП определенным образом размещаются в строках КЭШ.
Обычно признак строки (тэг) нужно сформировать. Используется часть адреса, который выставляет ЦП при запросе в ОП. Тэг берется оттуда.
Что влияет на эффективность такой архитектуры ОП с КЭШ?
Если КЭШ заполнена, то нужно чем-то жертвовать (есть алгоритм);
Кроме этого существует дисковая КЭШ и проектируется КЭШ L3.
Емкость КЭШ памяти.
Определение параметров ёмкости КЭШ с точки зрения:
Рисунок 149. Зависимость вероятности числа промахов от ёмкости КЭШ
Если увеличиваем ёмкость КЭШ памяти, то число промахов уменьшается. Оптимальное значение для ёмкости лежит в пределах от 1 до 512 кбайт.
Заметно, что имеет смысл сделать КЭШ двухступенчатой: первый уровень будет находиться в пределах кбайт, а второй – в пределах сотни кбайт.
Как влияет на эффективность длина строки?
Когда размещаем в строки К информационных слов, то туда помещаются и соседние ИС. Увеличивая ёмкость строки, К растет, значит вероятность промахов падает. Когда размер становится излишне большим, вероятность промахов увеличивается при увеличении строки. Если строки удлиняются, то при заданном объеме КЭШ их число падает, а если число строк С будет уменьшаться, то возникает необходимость замены содержимого строк, что приведет к замедлению работы.
Для длины строк имеется оптимальное значение в районе 4 – 8 ИС. Длина строки выбирается равной ширине ШД, соединяющих ЦП с КЭШ.
13.2. Способы отображения ОП на КЭШ память
Сущность отображения ОП на КЭШ – копирование блока ОП в строку КЭШ, одну из С строк. Если в запросе выставляется адрес интересующего нас ИС, то в рамках работы КЭШ памяти должна быть переадресация этого адреса из ОП в КЭШ память.
Требования:
Пример.
mОП=256 кИС
mКЭШ=2 кИС
Очевидно, что если mОП=256 кИС, то для адресации требуется 18 разрядов. ОП в этом случае разбивается на К блоков, где К=16.
Количество блоков: M=218/24=214
Значит, что из 18 разрядов адреса 4 младших разряда, которые определяют ИС в блоках, а оставшиеся 14 – адресуют блок.
Требуется 11 разрядов.
Как образовать адрес строки?
В строке 16 ИС, требуется 11 разрядов, из которых 4 младших разряда – для адресации внутри строки, а 7 – для адресации самой строки (адрес строки в КЭШ). Эти 7 оставшихся разрядов используются для образования тега (признака строки). Как они используются? Зависит от способа отображения ОП на КЭШ.
Способы отображения ОП на КЭШ разделяются на три группы:
Рассмотрим прямой способ отображения ОП на КЭШ память:
КЭШ память ОП
Рисунок 150. Прямой способ отображения ОП на КЭШ
В соответствии с числовыми параметрами адресация строк проводится с 7-разрядным адресным кодом, т.е. 27=128 строк (0..127). Отводится 7 разрядов на память тэгов, число которых равняется 128.
В чем же состоит суть прямого отображения?
j блок ОП отображается в i блоке КЭШ. Отображение идет по принципу i=j mod 128.
При отображении мы описываем блок на пересечении тэга и строки.
ЦП выставляет 4 младших разряда для адресации необходимого ИС в строке ОП или в строке КЭШ. Оставшиеся 14 разрядов разбиваются на номер строки и на номер тэга. С помощью этих координат можем задать тот блок ОП, с которым работаем и следовательно можем задать номер строки в КЭШ.
Достоинства и недостатки прямого способа отображения.
Достоинства: логичность (причинность) преобразований.
Недостатки: если работаем с двумя блоками ОП, расположенных на одной строке, придется перезаписывать информацию в КЭШ. Это замедляет вычислительный процесс.
Чтобы устранить недостаток прямого отображения, используется ассоциативное отображение ОП на КЭШ, при котором любой блок ОП может отображаться в любую строку КЭШ.
Содержание
1. Предмет и задачи курса . . . . . . . . 2
2. Мера информации . . . . . . . . . 2
3. Принципы организации и построения ЭВМ . . . . . 4
4. Организация интерфейса . . . . . . . . 14
5. Обмен информацией между ядром ЭВМ и ВУ(УВВ) . . . . 21
6. Микрооперация сдвига . . . . . . . . 26
7. Основные характеритики и режимы работы ЭВМ . . . . . 33
8. Вычислительные системы . . . . . . . . 38
9. Арифметико-логическое устройство . . . . . . 41
10. Устройства управления в процессоре . . . . . . 66
11. Память . . . . . . . . . . 72
12. Организация ОП . . . . . . . . . 81
13. КЭШ память . . . . . . . . . . 87
n