Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Синхронізація
Магістралі можна розділити на дві категорії в залежності від типу їх синхронізації.
У синхронній магістралі всі події відбуваються у відповідності з тактовими імпульсами, які генеруються кварцовим генератором по додатковій лінії Clock. Будь-яка дія займає цілу кількість циклів магістралі, а асинхронна магістраль не містить керуючого генератора, в ній цикли магістралі можуть бути будь-якої довжини і необов`язково повинні бути однакові по відношенню до інших пар пристроїв, які можуть працювати між собою в іншому режимі.
Синхронні магістралі
Роботу синхронних магістралей для прикладу розглянемо на часовій діаграмі, яка зображено на рис. 4.2
Рис. 4.2
На рис. 3.2 зображено приклад використання тактового генератора на 40 МГц який задає цикл магістралі 25 нс. Передбачається також що зчитування інформації з пам’яті займає 40 нс з моменту встановлення адреси.
|
Понзачення |
Призначення |
Min, нс |
Max, нс |
|
TAD |
Затримка видачі адреси |
11 |
|
|
TML |
Проміжок між стабілізацією адреси і встановлення сигналу MREQ |
6 |
|
|
TM |
Проміжок між заднім фронтом синхросигналу в циклі Т1 і встановлення сигналу в MREQ |
8 |
|
|
TRL |
Проміжок між заднім фронтом синхросигналу в циклі Т1 і встановлення сигналу RD |
8 |
|
|
TDS |
Період передачі даних до заднього фронту синхросигналу |
5 |
|
|
TMH |
Проміжок між заднім фронтом синхросигналу в циклі Т3 і скиданням сигналу в MREQ |
8 |
|
|
TRH |
Проміжок між заднім фронтом синхросигналу в циклі Т3 і скиданням сигналу RD |
8 |
|
|
TDH |
Період продовження передачі даних з моменту скидання сигналу |
0 |
Початок циклу Т1 визначається переднім фронтом генератора. За частину часу Т1, центральний процесор поміщує адресу потрібного слова на адресній лінії. Після встановлення адреси, встановлюються сигнали MREQ (запит доступу до пам’яті) і сигнал RD (операція читання). Оскільки зчитування з пам’яті займає 40 нс, пам’ять не може передавати дані за період Т2, щоб процесор не очікував поступлення даних, пам’ять встановлює сигнал WAIT на початок періоду Т2. Таким чином вводиться додаткова дія (додатковий цикл магістралі), який називається періодом очікування, до тих пір, поки сигнал WAIT не буде скинуто. Під час першої половини Т3 пам’ять поміщує дані на інформаційні лінії, по заданому фронту Т3 ЦП зчитує інформаційні лінії, зберігаючи їх значення у внутрішньому регістрі, потім ЦП скидає сигнали MREQ i RD.