Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
БЕЛОРУССКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ
ФАКУЛЬТЕТ ПРИКЛАДНОЙ МАТЕМАТИКИ И ИНФОРМАТИКИ
Кафедра технологий программирования
В.В. Горячкин
Л.А. Золоторевич
Физика
компьютеров
Лабораторный практикум
Учебно-методическое пособие
для студентов математических специальностей
Лабораторная работа № 8
Арифметические устройства
Минск
2013
СОДЕРЖАНИЕ
1 Сумматоры 3
1.1 Краткое теоретическое введение 3
1.1.1 Четвертьсумматор 6
1.1.2 Полусумматор 7
1.1.3. Полный одноразрядный двоичный сумматор 8
1.1.4. Многоразрядные сумматоры 11
1.2 Формирователи (преобразователи) двоичных кодов 12
1.2.1 Операция вычитания 13
2 Цифровые схемы сравнения 13
Логические уравнения для цифровой схемы сравнения 14
3 Арифметико-логическое устройство (АЛУ) 15
Исследование схемы АЛУ 15
4 Задания для выполнения 19
4.2 Задание 2 19
Список задач для выбора варианта задания 2 19
Варианты индивидуальных заданий (часть 1) 20
Варианты индивидуальных заданий (часть 2) 21
5 Таблица для расчета варианта лабораторной работы 23
1 Сумматоры
1.1 Краткое теоретическое введение
Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.
Сумматор — логический операционный узел, выполняющий арифметическое сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.
Сравним суммирование десятичных и двоичных чисел:
|
Рисунок 1 |
Заметим, что правила сложения двоичных и десятичных чисел одинаковы:
Таким образом, в каждом разряде необходимо найти сумму ai, bi и pi-1 (если pi-1=1), т.е. определить si и pi.
Сумматоры классифицируют по различным признакам.
В зависимости от системы счисления различают:
По количеству одновременно обрабатываемых разрядов складываемых чисел:
По числу входов и выходов одноразрядных двоичных сумматоров:
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:
Параллельный сумматор в простейшем случае представляет собой "n" одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда. Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени — основная задача при построении параллельных сумматоров.
Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.
По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы, делят на сумматоры:
Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными.
По способу выполнения операции сложения и возможности сохранения результата сложения можно выделить три основных вида сумматоров:
Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема).
1.1.1 Четвертьсумматор
Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рисунок 2) имеет два входа а и b для двух слагаемых и один выход S для суммы, а соответствующее логическое уравнение имеет вид
|
Рисунок 2 - Четвертьсумматор. Сумма по модулю 2 |
Работу схемы отражает таблица истинности.
Таблица 1- Таблица истинности четвертьсумматора
|
a |
0 |
1 |
0 |
1 |
|
b |
0 |
0 |
1 |
1 |
|
s |
0 |
1 |
1 |
0 |
Рассмотрим примеры реализации четвертьсумматоров в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение
На рисунке 3 приведены соответствующие схемные реализации одной и той же функции S в различных базисах.
|
Рисунок 3 - Примеры схемных реализаций одной и той же функции S |
1.1.2 Полусумматор
Полусумматор (рисунок 4) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности (таблица 2), а соответствующие уравнения имеют вид:
Из уравнений следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И.
|
Рисунок 4 - Обозначение и схема полусумматора |
Таблица 2 - Таблица истинности полусумматора
|
a |
b |
S |
P |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
|
Рисунок 5 - Вариант схемы полусумматора |
На рисунке 6 приведена временная диаграмма работы полусумматора.
|
Рисунок 6 - Временная диаграмма работы полусумматора |
1.1.3. Полный одноразрядный двоичный сумматор
Полный одноразрядный двоичный сумматор (рисунок 7) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности (таблица 3).
|
Рисунок 7 - Полный одноразрядный двоичный сумматор |
Таблица 3 - Таблица истинности
|
№ |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
|
p |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
|
a |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
|
b |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
|
P |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
|
S |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
Отметим два момента. Первый: в таблицах 2 и 3 выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 102 , то есть P = 1, а S = 0 или 1 + 1 + 1 = 112, то есть P = 1, а S = 1. Второй: выходные сигналы P и S полного двоичного сумматора относятся к классу самодвойственных функций алгебры логики.
Самодвойственными называют функции, инвертирующие своё значение при инвертировании всех переменных, от которых они зависят. Обратите внимание, что P и S для четвертьсумматора и полусумматора не являются самодвойственными функциями!
Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид
При практическом проектированиии сумматора эти уравнения могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.
К настоящему времени разработано большое число схем сумматоров. Например, смотри рисунок 8.
|
Рисунок 8 - Полный одноразрядный двоичный сумматор |
На рисунке 9 приведена также схема полного одноразрядного двоичного сумматора состоящего из двух комбинационных схем: одна для формирования Si, вторая для определения Pi, а на рисунке 10 изображена временная диаграмма.
|
Рисунок 9 - Схема полного одноразрядного двоичного сумматор |
|
Рисунок 10 - Диаграмма работы полного одноразрядного двоичного сумматора |
1.1.4. Многоразрядные сумматоры
В зависимости от характера ввода-вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.
В последовательном сумматоре сложение кодов осуществляется, поразрядно начиная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Рj+1 задерживается на время tэд и поступает на вход Pj сумматора в момент поступления следующего разряда слагаемых. Здесь j специфицирует номер разряда двоичного кода. Таким образом, последовательно разряд за разрядом производиться сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком - достаточно большое время суммирования (см. рисунок 11).
В параллельном сумматоре достигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется комбинационный сумматор на три входа, на выходах которого образуются значения суммы Sj данного разряда и переноса Pj в следующий (старший) разряд. В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы Aj, Bj, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядом (например, при сложении кодов 11..11 и 00..01). В параллельном сумматоре обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т. п.
|
Рисунок 11 - Схема трехразрядного последовательного сумматора |
1.2 Формирователи (преобразователи) двоичных кодов
Формирователи (преобразователи) двоичных кодов предназначены для преобразования двоичных кодов из одного формата в другой. Для арифметических операционных устройств наиболее типичным является преобразование прямого кода в обратный. Такое устройство в зависимости от управляющего сигнала выдает либо входной код без изменения, либо обратный код. Формирователи обратного кода реализуются на схемах сложения по модулю 2.
1.2.1 Операция вычитания
Использование формирователя обратного кода на входе сумматора позволяет синтезировать универсальную схему для выполнения операций сложения и вычитания в дополнительном коде.
Действительно, если операнды являются числами в дополнительном коде, то на сумматоре можно выполнить операцию вычитания. Для этого на одну входную шину подается обратный код числа, то есть ^B, на вход переноса “1”. Тогда
S =A+ ^ B +1=A+(^B+1) =A+(-B) =A-B
Реализация операции вычитания в дополнительном коде на сумматоре основана на том, что инвертирование кода числа В и прибавление к его младшему разряду единицы эквивалентно смене знака.
2 Цифровые схемы сравнения
Это специальный класс комбинационных элементов, которые на основе подаваемых на них многоразрядных двоичных кодов формируют логические функции. В схемах сравнения функции характеризуют отношение порядка между кодами, то есть отношения больше, меньше, равно и производные от них >=, <=, <>. Схемы сравнения не имеют управляющих сигналов.
В связи с тем, что одновременно формируются сигналы нескольких отношений, схема сравнения может иметь несколько выходов, каждый их которых соответствует своему отношению.
Частным и более простым вариантом схем сравнения являются схемы сравнения с нулем.
Цифровые схемы сравнения формируют на выходе F=1 при равенстве подаваемых на вход двух двоичных чисел А (поразрядно записываем a и b) и В (c и d). Цифровая схема сравнения это цифровой аналог компаратора (см. рисунок 12), являющегося одним из важнейших устройств импульсной техники, временная диаграмма схемы сравнения приведена на рисунке 13. На основе таблицы истинности для компаратора составим уравнения (для A>B, A<B, A=B), минимизируем их, используя законы алгебры логики (см. таблицу 4).
|
Рисунок 12 - Цифровая схема сравнения |
Логические уравнения для цифровой схемы сравнения
A>B = a^bc^d^ + ab^c^d^ + ab^c^d + abc^d^ + abc^d + abcd^
A<B = a^b^c^d + a^b^cd^ + a^b^cd + a^bcd^ + a^bcd + ab^cd
A=B = a^b^c^d^ + ab^cd^ + a^bc^d + abcd
|
Рисунок 13 - Диаграмма работы цифровой схемы сравнения |
Таблица 4 - Таблица истинности цифровой схемы сравнения
|
A |
B |
A>B |
A<B |
A=B |
||
|
a |
b |
c |
d |
|||
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
0 |
0 |
0 |
1 |
0 |
1 |
0 |
|
0 |
0 |
1 |
0 |
0 |
1 |
0 |
|
0 |
0 |
1 |
1 |
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
0 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
0 |
|
0 |
1 |
1 |
1 |
0 |
1 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
1 |
1 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
1 |
|
1 |
0 |
1 |
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
1 |
0 |
0 |
|
1 |
1 |
0 |
1 |
1 |
0 |
0 |
|
1 |
1 |
1 |
0 |
1 |
0 |
0 |
|
1 |
1 |
1 |
1 |
0 |
0 |
1 |
3 Арифметико-логическое устройство (АЛУ)
АЛУ предназначены для выполнения различных арифметических и логических операций над двоичными кодами включая операции сдвига. Так же как формирователи кодов АЛУ являются многофункциональными комбинационными схемами. Их особенность состоит в том, что для настройки на соответствующую микрооперацию необходимо подать соответствующий управляющий двоичный код. АЛУ обычно объединяют в себе функции сумматора, формирователя кодов, сдвигателя и других поразрядных логических операций.
Пример АЛУ и ее таблицы микроопераций на микросхеме 74181 (ALU / Function Generator) смотри на рисунках 14 и 15.
Исследование схемы АЛУ
Микросхема 74181 ALU выполняет поразрядные логические операции (при М =1) над четырёхразрядными словами А и В, а так же арифметические операции (при М=0). На результат логических операций не оказывает влияния значение Р0 –перенос от младших разрядов. Код выполняемой операции задаётся значениями S3S2S1S0. Обратите внимание на то, что входы АЛУ для операндов А и В – инверсные. Поэтому на переключателях Аi, Вi значению логической единицы в АЛУ соответствуют верхние положения ключей. Выходы F3F2F1F0.
Для удобства исследования АЛУ выходы подключены к индикаторам через инверторы. В этой таблице (рисунок 15) все выражения записаны для прямых значений операндов А, В и результата F. В столбце «LOGIC FUNCTION» символом « + » обозначена поразрядная логическая операция «ИЛИ», символом «“ +” » обозначена поразрядная поразрядная логическая операция «ИСКЛЮЧАЮЩЕЕ ИЛИ». В столбцах «ARITHMETIC OPERATIONS » словами «PLUS » и «MINUS » обозначены соответствующие арифметические операции. Символами «H », «L » на рисунке 15 обозначены логические «1» и «0».
|
Рисунок 14 - Интегральная схема 74181 ALU |
|
Рисунок 15 - Пример таблицы микроопераций АЛУ (микросхема 74181) |
Замечание
Все входы и выходы для удобного контроля продублировать как с помощью светодиодов, так и с помощью светодиодных сборок с дешифраторами, как на рисунке 11
|
Рисунок 16 – Один из вариант схемы для исследования работы АЛУ |
4 Задания для выполнения
4.2 Задание 2
Все работы по заданию 2 выполняются в среде пакета EWB.
Список задач для выбора варианта задания 2
Варианты индивидуальных заданий (часть 1)
Таблица 5
|
n/n |
Вариант |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
13 |
14 |
15 |
16 |
17 |
18 |
19 |
20 |
21 |
22 |
23 |
24 |
25 |
|
1 |
Вариант 1 |
+ |
||||||||||||||||||||||||
|
2 |
Вариант 2 |
+ |
||||||||||||||||||||||||
|
3 |
Вариант 3 |
+ |
||||||||||||||||||||||||
|
4 |
Вариант 4 |
+ |
||||||||||||||||||||||||
|
5 |
Вариант 5 |
+ |
||||||||||||||||||||||||
|
6 |
Вариант 6 |
+ |
||||||||||||||||||||||||
|
7 |
Вариант 7 |
+ |
||||||||||||||||||||||||
|
8 |
Вариант 8 |
+ |
||||||||||||||||||||||||
|
9 |
Вариант 9 |
+ |
||||||||||||||||||||||||
|
10 |
Вариант 10 |
+ |
||||||||||||||||||||||||
|
11 |
Вариант 11 |
+ |
||||||||||||||||||||||||
|
12 |
Вариант 12 |
+ |
||||||||||||||||||||||||
|
13 |
Вариант 13 |
+ |
||||||||||||||||||||||||
|
14 |
Вариант 14 |
+ |
||||||||||||||||||||||||
|
15 |
Вариант 15 |
+ |
||||||||||||||||||||||||
|
16 |
Вариант 16 |
+ |
||||||||||||||||||||||||
|
17 |
Вариант 17 |
+ |
||||||||||||||||||||||||
|
18 |
Вариант 18 |
+ |
||||||||||||||||||||||||
|
19 |
Вариант 19 |
+ |
||||||||||||||||||||||||
|
20 |
Вариант 20 |
+ |
||||||||||||||||||||||||
|
21 |
Вариант 21 |
+ |
||||||||||||||||||||||||
|
22 |
Вариант 22 |
+ |
||||||||||||||||||||||||
|
23 |
Вариант 23 |
+ |
||||||||||||||||||||||||
|
24 |
Вариант 24 |
+ |
||||||||||||||||||||||||
|
25 |
Вариант 25 |
+ |
Варианты индивидуальных заданий (часть 2)
Студенты работающие в среде EWB версий 8 и выше могут на свое усмотрение выбрать любое другое промышленное АЛУ и протестировать его.
Провести исследование команд микросхемы ALU
Таблица 6
|
n/n |
Код команды |
0 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
A |
B |
C |
D |
E |
F |
|
1 |
Вариант 1 |
M=1 |
M=0 |
||||||||||||||
|
2 |
Вариант 2 |
M=1 |
M=0 |
||||||||||||||
|
3 |
Вариант 3 |
M=1 |
M=0 |
||||||||||||||
|
4 |
Вариант 4 |
M=1 |
M=0 |
||||||||||||||
|
5 |
Вариант 5 |
M=1 |
M=0 |
||||||||||||||
|
6 |
Вариант 6 |
M=1 |
M=0 |
||||||||||||||
|
7 |
Вариант 7 |
M=1 |
M=0 |
||||||||||||||
|
8 |
Вариант 8 |
M=1 |
M=0 |
||||||||||||||
|
9 |
Вариант 9 |
M=0 |
M=1 |
||||||||||||||
|
10 |
Вариант 10 |
M=0 |
M=1 |
||||||||||||||
|
11 |
Вариант 11 |
M=0 |
M=1 |
||||||||||||||
|
12 |
Вариант 12 |
M=0 |
M=1 |
||||||||||||||
|
13 |
Вариант 13 |
M=0 |
M=1 |
||||||||||||||
|
14 |
Вариант 14 |
M=0 |
M=1 |
||||||||||||||
|
15 |
Вариант 15 |
M=0 |
M=1 |
||||||||||||||
|
16 |
Вариант 16 |
M=0 |
M=1 |
||||||||||||||
|
17 |
Вариант 17 |
M=0 |
M=1 |
||||||||||||||
|
18 |
Вариант 18 |
M=0 |
M=1 |
||||||||||||||
|
19 |
Вариант 19 |
M=0 |
M=1 |
||||||||||||||
|
20 |
Вариант 20 |
M=0 |
M=1 |
||||||||||||||
|
21 |
Вариант 21 |
M=0 |
M=1 |
||||||||||||||
|
22 |
Вариант 22 |
M=0 |
M=1 |
||||||||||||||
|
23 |
Вариант 23 |
M=0 |
M=1 |
||||||||||||||
|
24 |
Вариант 24 |
M=0 |
M=1 |
||||||||||||||
|
25 |
Вариант 25 |
M=1 |
M=0 |
5 Таблица для расчета варианта лабораторной работы
Таблица 7 – финальная таблица для выбора варианта задания
|
Номер варианта задания |
Вариант из таблицы 5 |
Вариант из таблицы 5 |
Номер варианта задания |
Вариант из таблицы 5 |
Вариант из таблицы 5 |
|
1 |
1 |
25 |
51 |
4 |
15 |
|
2 |
2 |
24 |
52 |
5 |
14 |
|
3 |
3 |
23 |
53 |
6 |
13 |
|
4 |
4 |
22 |
54 |
7 |
12 |
|
5 |
5 |
21 |
55 |
8 |
11 |
|
6 |
6 |
20 |
56 |
9 |
10 |
|
7 |
7 |
19 |
57 |
10 |
9 |
|
8 |
8 |
18 |
58 |
11 |
8 |
|
9 |
9 |
17 |
59 |
12 |
7 |
|
10 |
10 |
16 |
60 |
13 |
6 |
|
11 |
11 |
15 |
61 |
14 |
5 |
|
12 |
12 |
14 |
62 |
15 |
4 |
|
13 |
13 |
13 |
63 |
16 |
3 |
|
14 |
14 |
12 |
64 |
17 |
2 |
|
15 |
15 |
11 |
65 |
18 |
1 |
|
16 |
16 |
10 |
66 |
22 |
25 |
|
17 |
17 |
9 |
67 |
23 |
24 |
|
18 |
18 |
8 |
68 |
24 |
23 |
|
19 |
19 |
7 |
69 |
25 |
22 |
|
20 |
20 |
6 |
70 |
2 |
25 |
|
21 |
21 |
5 |
71 |
4 |
23 |
|
22 |
22 |
4 |
72 |
6 |
21 |
|
23 |
23 |
3 |
73 |
8 |
19 |
|
24 |
24 |
2 |
74 |
10 |
17 |
|
25 |
25 |
1 |
75 |
12 |
15 |
|
26 |
3 |
25 |
76 |
14 |
13 |
|
27 |
6 |
20 |
77 |
16 |
11 |
|
28 |
9 |
15 |
78 |
18 |
9 |
|
29 |
12 |
10 |
79 |
20 |
7 |
|
30 |
15 |
5 |
80 |
22 |
5 |
|
31 |
18 |
3 |
81 |
24 |
3 |
|
32 |
21 |
8 |
82 |
1 |
24 |
|
33 |
24 |
12 |
83 |
3 |
22 |
|
34 |
5 |
17 |
84 |
20 |
5 |
|
35 |
7 |
22 |
85 |
7 |
18 |
|
36 |
9 |
23 |
86 |
9 |
16 |
|
37 |
11 |
21 |
87 |
11 |
14 |
|
38 |
13 |
17 |
88 |
13 |
12 |
|
39 |
15 |
13 |
89 |
15 |
10 |
|
40 |
17 |
9 |
90 |
17 |
8 |
|
41 |
19 |
6 |
91 |
6 |
19 |
|
42 |
20 |
2 |
92 |
21 |
4 |
|
43 |
22 |
1 |
93 |
23 |
2 |
|
44 |
24 |
21 |
94 |
25 |
13 |
|
45 |
15 |
14 |
95 |
14 |
15 |
|
46 |
17 |
16 |
96 |
16 |
17 |
|
47 |
19 |
18 |
97 |
18 |
19 |
|
48 |
21 |
20 |
98 |
20 |
21 |
|
49 |
23 |
22 |
99 |
22 |
23 |
|
50 |
25 |
24 |
100 |
24 |
25 |