Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Микропроцессор (МП) представляет собой функционально за вершенное универсальное программно-управляемое устройство цифровой обработки данных, выполненное в виде одной или нескольких микропроцессорных БИС.
Микропроцессорные БИС относятся к новому классу мик росхем, одной из особенностей которого является возмож ность программного управления работой БИС с помощью определенного набора команд. Эта особенность нашла отра жение в программно-аппаратном принципе построения микро процессорных систем, или микросистем (МС),— цифровых уст ройств или систем обработки данных, контроля и управле ния, построенных на базе одного или нескольких МП. Про граммно-аппаратный принцип построения МС является одним из основных принципов их организации и заключается в том, что реализация целевого назначения МС достигается не только аппаратными средствами, но и с помощью програм много обеспечения — организованного набора программ и дан ных.
На современном этапе развития микропроцессорной техники практически любую МС можно отнести к одному из трех классов:
Среди освоенных отечественной промышленностью однокрис тальных МП с программным управлением можно выделить две основные группы. Первую группу представляют МП серии К1801 [1], вторую — МП серий КР580 [2], К1821 [3] и К1810 [4]. Обе группы МП имеют функционально развитую организацию, снабжены наборами разнообразных периферийных БИС, что дает разработчику широкие возможности при проектировании МС. Более детальный анализ состава и функциональных возможнос тей этих приборов показывает, что МП КР580, К1821 и К1810 имеют ряд преимуществ по сравнению с МП К1801 и совмес тимыми с ними БИС других серий. Если последние разраба тывались для применения исключительно в микровычислительных комплексах, то организация первых сориентирована на управ ляющие системы. По-видимому, такая функциональная ориен тация групп МП не предусматривалась заранее, а сложилась исторически.
1 Разработка схемы электрической структурной модуля центрального процессора МПК КР580
На основании задания курсового проекта была разработана схема электрическая структурная модуля центрально процессора МПК580, представленная на чертеже РММС.420000.000 ПЭ1
Генератор тактовых импульсов формирует две взаимно противофазные импульсные последовательности F1 и F2. Микропроцессор воспринимает эти тактирующие сигналы, пересчитывает их с коэффициентом пересчета 3 - 5. Ве личина коэффициента пересчета определяется типом выполняемой в данный момент команды. В начале каждого машинного цикла микропроцессор форми рует сигнал синхронизации (SYNC), который поступает на генератор тактовых импульсов. В генераторе тактовых импульсов с приходом сигнала SYNC фор мируется сигнал STSTB#, служащий для стробирования записи байта состоя ния SB процессора в регистр системного контроллера. Таким образом, в каж дом машинном цикле МП формирует код типа текущего машинного цикла, ко торый далее декодируется системном контроллере. В результате декодирова ния кода типа машинного цикла формируется расширенный набор сигналов шины управления для управления памятью, устройствами ввода-вывода и пре рываниями.
На основании схемы электрической структурной была разработана схема электрическая функциональная, представленная на рисунке 1.
Рисунок - Функциональная схема модуля центрального процессора МПК КР580
Генератор тактовых импульсов формирует две взаимно противофазные импульсные последовательности F1 и F2. Микропроцессор воспринимает эти тактирующие сигналы, пересчитывает их с коэффициентом пересчета 3 - 5. Ве личина коэффициента пересчета определяется типом выполняемой в данный момент команды. В начале каждого машинного цикла микропроцессор форми рует сигнал синхронизации (SYNC), который поступает на генератор тактовых импульсов. В генераторе тактовых импульсов с приходом сигнала SYNC фор мируется сигнал STSTB#, служащий для стробирования записи байта состоя ния SB процессора в регистр системного контроллера. Таким образом, в каж дом машинном цикле МП формирует код типа текущего машинного цикла, ко торый далее декодируется системном контроллере. В результате декодирова ния кода типа машинного цикла формируется расширенный набор сигналов шины управления для управления памятью, устройствами ввода-вывода и пре рываниями. Все сигналы имеют активный низкий уровень:
MEMRD# - строб-сигнал чтения памяти.
MEMWR# - строб-сигнал записи в память.
IORD# - строб-сигнал чтения УВВ (портов).
IOWRC# - строб-сигнал записи в УВВ (порты).
INTA# - сигнал подтверждения прерывания. Используется для стробирования чтения адреса подпрограммы обработки прерывания, например из контроллера прерывания КР580ВН59.
П р и м е ч а н и е. Символы #, / используют для указания низкого активного уровня.
В простейшем случае схема ЦП (см. Приложение Б) может содержать только три кристалла: МП КР580ВМ80, генератор тактовых импульсов КР580ГФ24 и системный контроллер КР580ВК28/ВК38, примене ние которых гарантирует компактность ЦП при полном сохране нии всех функциональных возможностей МП.
Главным элементом блока центрального процессора (БЦУ) является микропроцессор КР580ВМ80А. Этот микропроцессор представляет собой 8-разрядный процессор, в котором совмещены операционные и управляющие устройства. Управляющая память недоступна пользователю, в ней уже в процессе изготовления БИС записываются микропрограммы операций. Таким образом, предусматривается использование некоторой фиксированной системы команд, в которую пользователь не может внести изменений. В связи с этим данный микропроцессор относится к числу немикропрограммируемых.
Выполнение каждой команды производится микропроцессором в строго определенной последовательности действий, которая определяется кодом команды и синхронизируется сигналами Ф1 и Ф2 тактового генератора. Цикл команды - это время выполнения команды. За это время: команда выбирается из памяти, дешифрируется код команды, формируются управляющие сигналы для выполнения команды, завершается воздействие управляющих сигналов. Цикл команды разбивается на машинные циклы - это время, требуемое для обращения к памяти или к устройствам ввода - вывода. Цикл команды состоит из стольких машинных циклов, сколько обращений к памяти или к УВВ потребуется для выполнения этой команды. Команды этого микропроцессора могут содержать от 1 до 5 машинных циклов. В свою очередь каждый машинный цикл состоит из тактов - наименьший промежуток времени, необходимый для выполнения одного элементарного действия в микропроцессоре. Такт равен 1 периоду тактовых импульсов тактового генератора. Машинный цикл может состоять от 3 до 5 тактов. Первые три такта требуются для организации обмена с памятью, а второй и третий такты - для выполнения внутренних операций в микропроцессоре. Отсчет тактов ведется от положительных фронтов импульсной последовательности Ф1. При выполнении любой команды сначала считывается первый байт команды из памяти. Простые команды выполняются за один машинный цикл; сложные команды - за 5 машинных циклов с восемнадцатью тактами.
D0 A0
D1 CPU A1
D2 A2
D3 A3
D4 A4
D5 A5
D6 A6
D7 A7
A8
READY A9
HOLD A10
INT A11
A12
Ф1 A13
Ф2 A14
A15
RESET HLDA
INTE
DBIN
WR
SYNC
WAIT
Рисунок - Условное графического обозначение МК КР580ВМ80А
Для формирования управляющих сигналов искусственно мультиплексируют шину данных, то есть в начале каждого машинного цикла на шину данных микропроцессор выставляет 8 управляющих сигналов, называемых байтом состояния. Байт состояния указывает, какой из машинных циклов выполняется в текущий момент, то есть к какому из внешних устройств происходит обращение. Байт состояния выставляется на шину данных по переднему фронту сигнала Ф2 в первом такте и снимается с шины данных по переднему фронту Ф2 во втором такте. Для того, чтобы показать, что идет процесс передачи байта состояния, используется выход SYNC микропроцессора: при выводе байта состояния на выходе SYNC =1. Сигнал SYNC=1 позволяет выделить байт состояния из информации передаваемой по шине данных. Байт состояния выдаётся на шину данных в интервале SYNC=1, а используется на протяжении всего машинного цикла. Поэтому байт состояния запоминается в специальном регистре слово-состояния. Запись производится с использованием сигналов SYNC =1 и Ф2=1. Дешифратор преобразует байт состояния требуемые для текущего машинного цикла системные управляющие сигналы. При формировании этих управляющих сигналов для согласования блоков МПС по временным характеристикам используются выходные сигналы микропроцессора DBIN и WR. Регистр слова-состояния и дешифратор, обеспечивающие формирование системных управляющих сигналов, называются системным контроллером. Условное графическое обозначение микропроцессора приведено на рисунке 2.
Таблица - Назначение выводов микропроцессора
|
Сигнал |
Назначение |
|
D0 - D8 |
Двунаправленная 8-разрядная шина данных, которая выполняет: передачу управляющего слова; обмен данными между регистрами микропроцессора и блоками МПС. |
|
A0-A15 |
Направления от микропроцессора 16 - разрядная шина, которая выполняет: передачу адреса ячейки памяти при обращении памяти; передачу адреса внешнего устройства. В этом случае 8-разрядный адрес УВВ появляется на выводах А0 - А7 и дублируются на линиях А8 - А15. |
|
Сигналы управления шиной данных. |
|
|
DBIN |
Выходной сигнал “Прием”. Если DBIN=1, то шина данных настроена на прием данных в микропроцессор из памяти или УВВ. Если DBIN=0, то шина данных настроена на вывод информации из микропроцессора. |
|
WR |
Выходной сигнал “Выдача данных”. Если WR=0, то микропроцессор зафиксировал на шине данных 8-разрядный код, который должен быть воспринят памятью или УВВ. |
|
Сигналы управления вводом-выводом |
|
|
READY |
Входной сигнал “Готовность” от УВВ или памяти. Если READY=1, то УВВ или память готовы к обмену данными с микропроцессором. Если READY=1, то УВВ или память не готовы к обмену данными с микропроцессором . В этом случае микропроцессор входит в режим “Ожидание”. |
|
WAIT |
Выходной сигнал “Ожидание”. Если WAIT=1, то микропроцессор находится в режиме “Ожидание”. |
|
INT |
Входной сигнал “Запрос прерывания” от УВВ. Если INT=1, следовательно, одному из УВВ требуется обслуживание. |
|
INTE |
Выходной сигнал “Разрешения прерывания”. Этот сигнал информирует УВВ о возможности или невозможности обслуживания микропроцессором запросов на прерывание. Если INTE=1, то прерывания разрешены. Если INTE=0, то прерывания запрещены. |
|
HOLD |
Входной сигнал “Запрос захвата шин” от УВВ. Если HOLD=1, значит, одно из УВВ требует обмена по прямому доступу к памяти. |
|
HLDA |
Выходной сигнал “Подтверждение захвата шин”. Если HLDA=1, то микропроцессор отключился от системных шин и “отдал” их в распоряжение УВВ и памяти |
|
Сигналы синхронизации. |
|
|
Ф1,Ф2 |
Входные сигналы от тактового генератора. |
|
SYNC |
Выходной сигнал “Синхронизация”. Если SYNC=1, то на шину данных микропроцессор выставил восемь управляющих сигналов. |
BUSEN DB0
DB1
D0 DB2
D1 DB3
D2 DB4
D3 DB5
D4 DB6
D5 DB7
D6
D7 INTA
IOR
WR IOW
DBIN MEMR
HLDA MEMW
STSTB
Рисунок - Условное графического обозначение БИС КР580ВК28
|
RESET |
Входной сигнал “Сброс”. Сигнал начальной установки микропроцессора. Если RESET=1 в течение 3 - 4 периодов тактовой частоты, то микропроцессор прекращает свою работу, обнуляет счетчик команд и бездействует. Как только RESET=0, микропроцессор начинает выполнять команду, записанную по адресу 0000Н. |
Шина данных имеет 8 разрядов с двунаправленной передачей информации. Для построения буфера достаточно одной микросхемы шинного формирователя, включенной по схеме с управляемой двунаправленной передачей информации. Управление направлением передачи осуществляется с помощью сигнал DBIN, формируемого микропроцессором. Формирователь шины данных реализован на БИС КР580ВК28 (рисунок 3), кроме того эта БИС включает в себя системный контроллер. Выдаваемая из микропроцессора информация о состоянии микропроцессора поступает на вход этой БИС и при поступлении сигнала STSTB фиксируется в специальном внутреннем регистре состояния, где она хранится до наступления следующего цикла. Используя содержимое регистра состояния и управляющие сигналы с выхода микропроцессора DBIN, WR, HLDA БИС формирует системный управляющие сигналы INTA, IOR, IOW, MEMR, MEMW.
Таблица - Назначение выводов БИС КР580ВК28
|
Сигнал |
Назначение |
|
D0 - D7 |
Информационные входы/выходы шинного формирователя |
|
DB0 - DB7 |
Информационные входы/выходы шинного формирователя |
|
BUSEN |
Если BUSEN=0, то информационные входы/выход переходят в третье состояние. |
|
WR |
Входной сигнал “Запись” |
|
DBIN |
Входной сигнал “Приём” |
|
HLDA |
Входной сигнал “Подтверждение захвата шин” |
|
STSTB |
Входной сигнал “Строб записи слова состояния” |
|
INTA |
Выходной сигнал “Подтверждение прерывания” |
|
IOR |
Выходной сигнал “Чтение УВВ” |
|
IOW |
Выходной сигнал “Запись в УВВ” |
|
MEMR |
Выходной сигнал “Чтение памяти” |
|
MEMW |
Выходной сигнал “Запись в память” |
X1 Ф1
X2 OSC Ф2
Ф
RDYIN
READY
SYNC RESET
RESIN PCLK
STSTB
Рисунок - Условное графического обозначение тактового генератора КР580ГФ24
Работа микропроцессора синхронизируется двумя неперекрывающимися последовательностями сигналов Ф1 и Ф2. Эти сигналы формирует тактовый генератор КР580ГФ24 (рисунок 4). К выводам микросхемы X1 и X2 подключается кварцевый резонатор с частотой, в 9 раз более высокой, чем частота следования тактовых импульсов Ф1 и Ф2. Сформированные генератором гармонические колебания поступают на вывод PCLK для контроля работы генератора и синхронизируют работу тактовых импульсов. На выводы Ф1 и Ф2 выдаются требуемые для работы микропроцессора высоковольтные последовательности тактовых импульсов. На специальный вывод подаётся последовательность тактовых импульсов Ф2 с уровнями, характерными для микросхем ТТЛ. С помощью сигнала SYNK на вывод STSTB передаются импульсы Ф1, соответствующие началу каждого второго периода циклов работы микропроцессора. Кроме того, предусмотрены вход и выход сигнала сброса, вход и выход сигнала готовности.
Таблица - Назначение выводов БИС КР580ГФ24
|
Сигнал |
Назначение |
|
X1, X2 |
Подключается кварцевый резонатор. |
|
Ф1, Ф2 |
Сформированные последовательности импульсов. |
|
RDYIN |
Входной сигнал “Готовность” |
|
SYNC |
Входной сигнал “Строб управляющего слова” |
|
RESIN |
Входной сигнал “Сброс” |
|
Ф |
Последовательность импульсов Ф2 с ТТЛ-уровнями. |
|
READY |
Выходной сигнал “Готовность” |
|
RESET |
Выходной сигнал “Сброс” |
|
PCLK |
Сформированные генератором гармонические колебания. |
|
STSTB |
Выходной сигнал “Строб записи слова состояния в регистр состояния”. |
На основании схемы электрической структурной была разработана схема электрическая принципиальная.
Основные характеристики этого микропроцессора следующие:
Чтобы выполнить функцию начальной установки МП, необхо димо ко входу RESIN ГТИ подключать RC-цепочку. Наличие гистерезиса на входе RESJN гарантирует быстрое переключение схемы в момент достижения порога переключения. Постоянная времени RC-цепочки рассчитывается из требований, накладываемых на длительность сигнала RESET.
Период следования синхросигналов Ф1, Ф2 микропроцессора КР580ВМ80 [5] определяется кварцевым резонатором ZQ1. При выборе и установке кварцевого резонатора следует обеспечить минимальное сопротивление внешней цепи генератора XTAL2 — XTAI.1. Со стороны кварцевого резонатора генератор представля ет индуктивный элемент, приводящий к снижению рабочей частоты. Для компенсации данного эффекта рекомендуется по следовательно с кварцевым резонатором со стороны вывода XTAL2 включить конденсатор небольшой емкости. Для квар цевого резонатора частотой 18 МГц емкость 15—30 пФ. При повышении частоты может потребоваться уменьшение емкости конденсатора.
Кроме синхросигналов Ф1, Ф2 генератор формирует также системный сигнал CCLK (ток нагрузки I0L ^ 15 мА) и сигнал системного сброса INIT (I0L<15 мА). Сигнал INIT предназначен для начальной установки системы в исходное состояние. Он реализуется при наличии сигнала, формируемого RC-цепочкой на входе RESIN генератора. Применяемые в схеме элементы обеспечивают длительность сигнала сброса 0,35 с.
Сигнал подтверждения ХАСК используется при работе с медленными модулями памяти и ВВ. Он может быть задействован также для организации ожидания ЦП некоторого внешнего события. Микропроцессор КР580ВМ80 будет переведен в состоя ние ожидания WAIT, если сигнал ХАСК окажется неактивным в момент первой его проверки (начало второй трети такта Т2). В зависимости от размера и характеристик системы сигнал подтверждения может быть организован одним из двух способов.
В больших системах линия подтверждения ХАСК обычно выполняется с низким уровнем активности, что обеспечивает асинхронный способ доступа к модулям памяти и ВВ. Для этого перед входом RDYIN генератора следует поставить дополни тельный инвертор. После того как выбранное устройство получит строб чтения или записи, оно генерирует сигнал подтверждения, формируемый на линии ХАСК по схеме с открытым коллектором. Для максимальной производительности системы ее модули долж ны возвращать сигнал подтверждения до его первой проверки.
В малых системах с быстродействующими устройствами рекомендуется использовать линию ХАСК с высоким уровнем активности. Процессор работает в синхронном режиме без тактов ожидания с максимальной для него скоростью. Следовательно, в ^устройствах, успевающих выполнить операцию в синхронном режиме, можно опустить логику подтверждения обмена, тем самым упростив их.
В схеме использован системный контроллер типа КР580ВК38. От контроллера КР580ВК28 он отличается тем, что формирует упрежденные стробы I/OW и MEMW, рассчитанные на периферийные приборы второго поколения. В контроллере КР580ВК28 эти стробы представляют собой задержанный на 4—45 не строб WR микропроцессора КР580ВМ80, который генерируется за время такта ТЗ, т. е. уже после первой проверки сигнала подтверждения ХАСК.
Все командные стробы КР580ВК38 связаны со стробом STSTB и задержаны относительно его начала на 20—60 нс. Так как STSTB опережает на Т/3 фазу Ф2 такта Т2, то до момента первой проверки сигнала ХАСК еще остается 4Т/9—60 нс. При Т = 400 не это время примерно равно 120 нс, что вполне достаточно для сброса сигнала ХАСК.
Таким образом, применение контроллера КР580ВК28 возмож но либо в системах с синхронным обменом, либо в системах асинхронного доступа с инверсной линией ХАСК. В МС, допускающих оба протокола обмена, рекомендуется использовать микросхему КР580ВК38. Во всех случаях нагрузочная способность командных линий MRDC, MWTC, IORC и IOWC следующая: Iol^IO мА, CL^100 пФ. Допустимый ток I0L и емкость CL линии INTA равны 5 мА и 100 пФ.
Системный контроллер обеспечивает также двунаправленную буферизацию шины данных МП без инверсии, доводя I0L до 10 мА и CL до 100 пФ. Дополнительная задержка в шине данных около 30 нс.
Удобно, но не обязательно системную шину данных DAT7 — DAT0 подключать к источнику питания +5 В через резисторы 10 кОм. Это практически не скажется на нагрузочной способности шины. С другой стороны, чтение команды из несуществующей области памяти приведет к выполнению команды RST 7, это может быть использовано в отладочных и диагностических целях.
Адресная шина МП ВМ80 обеспечивает ток нагрузки I0L = 1,8 мА и емкость нагрузки CL до 100 пФ. Этой нагрузочной способности достаточно для построения одноплатного МК закры того типа. В открытых для расширения МС требуется дополни тельная буферизация адресной шины, которая может быть выполнена с помощью двух буферных регистров КР580ИР82 без инверсии. Буферизация адреса позволяет увеличить максимальные значения I0L до 32 мА и CL до 300 пФ. Вместе с этим в шине появляется дополнительная задержка 35 нс.
Возможна реализация адресного буфера на других микро схемах, например КР580ИР83, КР580ВА86/ВА87, К589ИР12, К589АП16/АП26 и т. д. Они имеют другие нагрузочные и временные характеристики и могут приводить к инверсии адреса.
Три сигнала ЦП — запрос на захват шины HOLD, подтвержде ние захвата HLDA (T0L= 1,8 мА) и разрешение шины BUSEN— служат для организации доступа к магистрали со стороны других активных модулей системы. Частным случаем такого модуля является устройство с прямым доступом к памяти, управляемое БИС КР580ВТ57. Для запуска ЦП в системах, которые не имеют других активных модулей кроме ЦП, необходимо установить перемычки 1-2, 3-4.
Временная диаграмма, изображенная на рисунке 5, определяет основной цикл команды МП. В первом такте синхронизации Т1 МП выставляет на шине адреса код адреса А0.15 очередной команды. Одновременно на линии синхрони зации SYNC появляется единичный сигнал, который идентифицирует инфор мацию на шине данных D0-7 как байт состояния SB-процессора и загружает его в регистр системного контроллера К580ВК28.
Сигнал SYNC также свидетельствует о начале машинного цикла. По окончании сигнала SYNC буферная схема шины данных, расположенная в сис темном контроллере, переводит шину данных D0-7 в режим ввода, о чем свиде тельствует единичный сигнал на линии DBIN шины управления.
В такте Т2 МП осуществляет проверку готовности внешнего устройства (или памяти). Если внешнее устройство не формирует сигнал Готов (высокий уровень), то автомат управления МП переходит в состояние ожидания. В этом состоянии МП будет находиться до тех пор, пока на линии Ready не появится единичный сигнал, который будет свидетельствовать о том, что память или ВУ готовы к обмену. На временных диаграммах (рисунок 5) приведен вариант отсутствия готовности в течение одного такта, и МП сформировал один такт ожидания Тож, в котором обнаружил единичный сигнал готовности Ready и перешел к рабочему такту Т3. В такте Т3 МП производит чтение или запись слова в память. Такты Т4 и Т5 отводятся для выполнения операции, заданной кодом операции команды. Выполнение некоторых сложных команд требует не однократного прохода по циклу состояний автомата управления от Т1 до Т5.
Согласно заданию на курсовой проект, разработаны схема электрическая структурная, схема электрическая функциональная, приведено описание элементной базы, работы схемы электрической принципиальной часов.
В процессе выполнении курсового проекта усвоены основные термины и понятия, относящиеся к микропроцессорному схемотехническому проектированию, освоены и закреплены методы анализа электронных схем, получены навыки работы с современной элементной базой микропроцессорных устройств, получены навыки работы с технической, справочной и методической литературой, действующими государственными стандартами, получен опыт правильного составления и оформления схемотехнической документации.