Если у вас возникли сложности с курсовой, контрольной, дипломной, рефератом, отчетом по практике, научно-исследовательской и любой другой работой - мы готовы помочь.
Предоплата всего
Подписываем
Лекция № 1
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Сумматоры.
Сумматоры – это цифровые устройства, реализующие операцию сложения цифровых кодов двух чисел.
Существует 2 типа сумматоров:
Также существует два типа одноразрядных сумматоров:
Одноразрядный комбинационный полусумматор.
Полусумматором называется цифровое устройство (ЦУ) с двумя входами, на которые поступают два одноразрядных числа Аi и Вi, на выходе которых формируются одноразрядные числа суммы Si и сигнал переноса Рi.
Структурная схема:
Аi Si
Вi Рi
Таблица истинности полусумматора:
|
Аi |
Вi |
Si |
Рi |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
Функция вычисления суммы Si (Умднф) и переноса единицы переполнения Рi в старший разряд по таблице истинности имеет вид:
(1)
Рi=Ai*Bi (2)
Согласно выражениям (1) и (2) полусумматор может быть реализован в базисе элементов, либо на основе логического элемента И-НЕ, ИЛИ-НЕ, «исключающее ИЛИ» и конъюнктура.
Функциональная схема полусумматора:
Схема электрическая принципиальная:
На элементе исключающее ИЛИ:
Возможны другие реализации полусумматоров на основе тождественных преобразований выражений (1) и (2):
Функциональная схема:
Выбор схемы для реализации полусумматора определяется имеющейся в расположении разработчика элементной базы и требованиям по быстродействию, энергопотреблением и технологичностью. Для обеспечения максимального быстродействия предпочтительнее применять схемы с минимальным количеством логических ступеней между входом и выходом.
Одноразрядный комбинационный полный сумматор.
Одноразрядный комбинационный полный сумматор – это цифровое устройство с тремя входами реализующие сложение трёх одноразрядных чисел Ai, Bi и Pi-1.
Pi-1 – это сигнал переноса из предыдущего младшего разряда.
Структурная схема:
Pi-1
Ai Si
Bi Pi
Таблица истинности:
|
Ai |
Bi |
Pi-1 |
Si |
Pi |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
0 |
|
0 |
1 |
0 |
1 |
0 |
|
0 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
0 |
1 |
|
1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
1 |
1 |
Дизъюнктивная форма:
Электрическая принципиальная схема:
Лекция № 2
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Многоразрядные сумматоры.
В зависимости от вида кода слагаемых сумматоры можно разделить на 2 типа:
Принцип действия и схема многоразрядного сумматора последовательного действия.
А
|
Ai |
||||||||
|
Bi |
|
|||||||
A0 Si S S0
В
B0
Слагаемые подаются на входы Ai и Bi одноразрядного комбинационного полного сумматора младшими разрядами вперёд. На выходе сумматора формируется значение соответствующего разряда и значение сигнала переноса в следующий старший разряд. Значение Pi записывается в триггерный элемент, запоминается в нём и учитывается при сложении следующей пары слагаемых. Для обеспечения подачи на вход сумматора значений слагаемых и переноса одновременно, схема сумматора дополняется специально схемой управления тактовой работы.
Pi
Достоинства:
Последовательный сумматор для своего построения требует минимальных затрат оборудования, не зависящих от разрядности суммируемых чисел.
Недостаток:
Длительность операции суммирования пропорциональна разрядности операндов.
Область применения:
Относительно медленно действующие цифровые устройства.
Параллельные сумматоры.
T∑=t∑+m*tздрп, где
t∑ -- длительность суммирования в одноразрядном сумматоре;
m – число сумматоров;
tздрп – время задержки распространяющего сигнала НС.
При большом количестве разрядов и последовательной реализации переноса длительность суммирования оказывается недопустимо большой.
Увеличение быстродействия параллельного сумматора достигается за счёт формирования сигнала переноса во всех его m-разрядах. Для этого в схему параллельного сумматора включается специальная схема ускоренного переноса, аргументами, которых являются промежуточные переменные полного сумматора.
В зависимости от способов организации распространения переносов все сумматоры параллельного действия делятся на:
Лекция № 3
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Мультиплексоры. Алгоритм работы MX. Способы наращивания разрядности MX.
Мультиплексор (коммутатор) – цифровое устройство, преобразующее параллельные цифровые коды в последовательные.
Применяются для передачи цифровой информации от m различных устройств к n приёмникам через общий информационный
Мультиплексор имеет m информационных входов и n адресных входов и только один или два информационных выхода.
Алгоритм работы MX:
Соответствие между количеством информационных и адресных входов определяется выражением , где m – количество информационных входов, n – количество адресных входов.
Задача:
Синтезировать мультиплексор на 4 информационных входа.
|
D3 |
D2 |
D1 |
D0 |
A1 |
A0 |
Q |
|
D0 |
0 |
0 |
D0 |
|||
|
D1 |
0 |
1 |
D1 |
|||
|
D2 |
1 |
0 |
D2 |
|||
|
D3 |
1 |
1 |
D3 |
Для того, чтобы сигналы информации поступали и обрабатывались одновременно, в мультиплексорах вводится дополнительный вход С.
Способы наращивания разрядности MX.
При необходимости подключения большого количества информационных входов к первому выходу может быть использовано параллельное включение мультиплексоров с небольшим количеством информационных входов. Такое наращивание разрядности называется мультиплексным деревом.
Пример:
Синтезатор схемы коммутации 16-ти информационных сигналов к 1-му выходу.
Младшие разряды адреса подаются на входы МХ, включаясь параллельно. Младшие разряды производят выбор активного информационного входа. Старшие разряды адреса подаются на выходной МХ. Ими производится выбор активного МХ.
Лекция № 4
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Демультиплексор. Наращивание разрядности демультиплексора.
Демультиплексор.
Демультиплексор – это цифровое устройство, преобразующее последовательный код в параллельный. Имеет 1 информационный вход D, несколько адресных входов и несколько выходов. Обозначение – DMX.
Алгоритм работы: При подаче на адресные входы двоичной комбинации Ai, информация со входа D поступает на один из выходов, адрес которого устанавливается на адресных входах:
, где m – количество выходов; n – количество входов (адреса)
Структурная схема DMX
Синтезация DMX с 2-мя адресными входами.
|
A1 |
A0 |
У3 |
У2 |
У1 |
У0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
0 |
0 |
|
1 |
1 |
0 |
0 |
0 |
0 |
Наращивание разрядности DMX (на 4 адресных разряда):
I ступень
Такой DMX – двухступенчатый
II ступень
Адресами первой ступени производится выбор активного DMX, а адресами второй ступени коммутируется необходимая входная линия.
Используя MX и DMX, можно осуществлять информации от нескольких источников к любому из нескольких приёмников.
Адрес источника информации задаётся на MX A1, адрес приёмника – DMX A2.
Лекция № 5
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Устройства сравнения кодов (цифровые компараторы).
Цифровой компаратор – ЦУ, выполняющее операцию сравнения двух кодов А и В и формирующее признак сравнения в виде напряжения высокого логического уровня на одном из своих выходов: FA=B; FA>B; FA<B
|
A1 |
A0 |
B1 |
B0 |
F1(A>B0 |
F2(A>B) |
F3(A<B) |
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
0 |
0 |
0 |
1 |
0 |
0 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
|
0 |
0 |
1 |
1 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
1 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
1 |
|
0 |
1 |
1 |
1 |
0 |
0 |
1 |
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
1 |
1 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
0 |
0 |
1 |
0 |
0 |
|
1 |
1 |
0 |
1 |
1 |
0 |
0 |
|
1 |
1 |
1 |
0 |
1 |
0 |
0 |
|
1 |
1 |
1 |
1 |
0 |
1 |
0 |
Для функции F1(A>B)
Для функции F2(A>B)
Для функции F3 (A<B):
Лекция № 6
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Программируемые логические матрицы (ПЛМ). Структуры матриц ПЛМ.
Для реализации сложных переключательных функций в вычислительной технике используют ПЛМ. В ней на одном кристалле расположены однотипные логические элементы. Их соединения определённым образом обеспечивают выполнение заданного набора переключательных функций. Конструктивно ПЛМ строятся на основе диодных или транзисторных матриц с соответствующей технологией соединения. ПЛМ может быть осуществлена 2 способами:
Структура матрицы ПЛМ выполненной на диодах.
Матрица с такой структурой программируется пользователем. Если необходимо сохранить значение сигнала в этом узле, то плавкую перемычку оставляют, если нет – то её пережигают с помощью программатора.
Структура матрицы ПЛМ выполненной на полевых транзисторах.
Вх.
Вых.
Вых.
Матрицы такого типа программируются на заводе изготовителе с помощью
фотошаблонов. В узлах, где структура транзистора выполнена полностью, при подаче сигнала на вход через транзистор будет протекать ток. Если при изготовлении транзистора затвор не выполняется, то он остаётся в закрытом состоянии.
Структура ПЛМ.
Структура ПЛМ состоит из матриц двух типов – матрицы, реализующие логическое умножение и матриц реализующих логическое сложение, на выходе которых реализуется переключательная функция по логике СДНФ.
Х0 Y0
Х1 Y1
Хn Yn
Лекция № 7
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Преобразователи кодов. Преобразователь трёхразрядного двоичного кода в код Грея.
Преобразователи кодов – цифровые устройства комбинационного типа, предназначенные для перевода чисел из одной формы представления в другую. Существует множество типов преобразователей кодов, предназначенных для решения конкретных типов задач. Например, преобразователь кода десятичных чисел в двоичные (при вводе информации в ПК), преобразователь двоично-десятичного кода в десятичный код для визуализации чисел и управление знакогенераторами, светодиодными ил ЖК индикаторными панелями, механизмами печати.
Этапы построения преобразователей кодов.
Преобразователь трёхразрядного двоичного кода в код Грея.
Код Грея – невзвешенный двоичный код специального применения, у которого переход к соседнему числу сопровождается изменением только в одном разряде (применяется в технике АЦП). Позволяет существенно сократить время преобразования, упростить кодирующую логику и повысить эффективность защиты от сбоев.
|
Десятичное число |
Двоичный код Х2 Х1 Х0 |
Код Грея У2 У1 У0 |
||||
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
0 |
0 |
1 |
|
2 |
0 |
1 |
0 |
0 |
1 |
1 |
|
3 |
0 |
1 |
1 |
0 |
1 |
0 |
|
4 |
1 |
0 |
0 |
1 |
1 |
0 |
|
5 |
1 |
0 |
1 |
1 |
1 |
1 |
|
6 |
1 |
1 |
0 |
1 |
0 |
1 |
|
7 |
1 |
1 |
1 |
1 |
0 |
0 |
Переход от двоичного к коде Грея осуществляется по правилу: Старшие разряды совпадают, а любой следующий разряд Хk кода Грея равен сумме по модулю 2 соответствующего Хk и предыдущего Хk-1 разрядов двоичного кода, то есть
Примечание: Сумма по модулю 2 равна арифметической сумме без учёта переноса в старший разряд.
Пример:
Двоичный код 0 1 0 1 1 1
Код Грея 0 1 1 1 0 0
Переход от кода Грея к двоичному коду осуществляется по правилу:
Старшие разряды также совпадают, а каждый следующий разряд получается в результате суммирования по модулю 2 полученного предыдущего разряда двоичного кода и соответствующего разряда кода Грея, то есть
Пример:
Код Грея 0 1 1 1 0 0
Двоичный код 0 1 0 1 1 1
Построение преобразователя
у2=х2
-- Преобразователь кода на элементах «исключающее ИЛИ»
Обратный преобразователь кода Грея в код (421)
х2=у2
Лекция № 8
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Схемотехника последовательных цифровых устройств. Триггеры. Назначение. Устройство. Классификация.
Триггером (trigger) называется устройство, которое может находиться в одном из двух устойчивых состояний и переходить из одного состояния в другое под воздействием входного сигнала. Состояние триггера определяется по выходному сигналу присутствующего на прямом Q или инверсном выходах триггера. Триггер – базовый элемент ПЦУ( последовательстные цифровые устройства – это устройства, состояние которых в данный момент зависит от их предыдущего состояния).
Назначение триггеров:
Классификация триггеров
По способу приёма по принципу построения по функциональным
информации возможностям
асинхронные одноступенчатые RS, D, T, JK – триггеры
синхронные двухступенчатые
Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент их появления на входах триггера.
Синхронные триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе S.
Синхронные триггеры
Со статическим управлением с динамическим управлением
по входу С по входу С
воспринимают информационные воспринимают информационные
сигналы при подаче на вход С уровня сигналы при изменении сигнала на
логической 1 (прямой С-вход) или входе С от 1 к 0 (прямой
уровня логического 0 (инверсный динамический вход) или от 1 к 0
С-вход). (инверсный динамический вход).
По функциональным возможностям:
R (Reset) – это вход установки триггера в 0 состояние.
S (Set) – это вход установки триггера в единичное состояние.
Delay – задержка
Toggle – счётчик
J (Jerk – внезапное включение) – это вход установки триггера в единичное состояние.
K (Kill – внезапное выключение) – вход установки триггера в 0 состояние.
Вход V (Valve – вентиль) – управляющий вход.
Вход С (Clock) – вход подачи синхроимпульсов.
При рассмотрении работы триггеров можно выделить 2 момента времени:
Общее УГО.
Q
S T
R
Основной способ построения триггеров – использование схемы с обратной связью с выхода на вход.
Пусть триггер находится в состоянии 0 (Q=0, ) и на входах R=0; S=0.
Состояние триггера не изменяется, так как 1с выхода поступит на вход схемы ИЛИ (№1) с учётом, что R=0 на выходе этого элемента будет сигнал логической 1, который инвертируясь схемой №2 подтверждает на 0 на выходе Q. Далее этот сигнал поступает на один из входов схемы ИЛИ (№3). С учётом, что S=0 на его выходе будет сигнал логического 0, который, инвертируясь в элементе №4 подтверждает логическую 1 на выходе .
Пусть теперь на вход триггера находящегося в 0 состоянии поступает информационный сигнал S=1. Под воздействием S=1 на выходе схемы ИЛИ (№3) устанавливается единичный сигнал, на выходе 4 – сигнал 0, который поступая на вход схемы №1 с учётом R=0 даёт логический 0на выходе первого элемента, на выходе инвертора №2 – сигнал 1.
Если теперь снять единичный сигнал со входа S, то переключение триггера не произойдёт и он останется в единичном состоянии. Для перевода его в нулевое состояние необходимо подать логическую 1 на вход R, а S=0.
Триггеры характеризуются:
Быстродействие определяется максимальной частотой переключения (составляет сотни мегагерц).
Чувствительность определяется минимальным напряжением Uвх (пороговое напряжение), при котором происходит переключение триггера.
Функциональные возможности характеризуются числом входных сигналов.
Лекция № 9
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Схематехника RS-триггеров.
RS-триггер это элементарный цифровой автомат обладающий двумя устойчивыми состояниями и имеющий два информационных входа Q и.
Qt
|
S |
R |
Qt |
Qt+1 |
|
|
1 |
0 |
0 |
0 |
0 |
|
2 |
0 |
0 |
1 |
1 |
|
3 |
0 |
1 |
0 |
0 |
|
4 |
0 |
1 |
1 |
0 |
|
5 |
1 |
0 |
0 |
1 |
|
6 |
1 |
0 |
1 |
1 |
|
7 |
1 |
1 |
0 |
* |
|
8 |
1 |
1 |
1 |
* |
В RS-триггерах с прямыми входами управляющим воздействием обладают единичные уровни сигналов (активный сигнал – логическая 1). Они строятся на двух ходовых логических элементах ИЛИ-НЕ.
Триггеры с инверсными входами.
|
0 |
0 |
0 |
* |
|
0 |
0 |
1 |
* |
|
0 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
|
1 |
1 |
1 |
1 |
В RS-триггерах с инверсными входами активным является уровень логического 0. Комбинация ==0 является запрещённой.
Быстродействие асинхронного RS-триггера определяется задержкой установки его состояния tт равной сумме задержек передачи сигнала через цепочку логических элементов, с задержкой tз в каждом.
tт=2 tз
Синхронный RS-триггер с прямым статическим управлением.
|
С |
S |
R |
Qt |
Qt+1 |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
|
0 |
0 |
1 |
1 |
1 |
|
0 |
1 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
|
0 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
1 |
|
1 |
0 |
1 |
0 |
0 |
|
1 |
0 |
1 |
1 |
0 |
|
1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
* |
|
1 |
1 |
1 |
1 |
* |
Данный триггер иногда называют триггером с прямым статическим управлением. Изменение состояния триггера возможно при наличии разрешающего уровня на входе С и наличий сигнала на информационных входах. Если активный управляющий уровень на входе С равен 0, то на выходах будет комбинация сигнала 11, который для RS-триггеров с инверсным входом представляет собой хранение информации. Если С=1, то схема будет работать как обычный RS-триггер. Если изменение состояния RS-триггера происходит по перепаду входного сигнала на входе С, то триггер является триггером с динамическим управлением.
Общее время установления состояния триггера tт равно сумме задержек передачи сигналов через цепочку из 4 логических элементов с задержкой в каждом.
tт=4 tз
При этом длительность сигнала t0 на входе С должна превышать время переключения tт.
Лекция № 10
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Двухступенчатые триггеры. D-триггеры. Т-триггеры. Универсальные JK-триггеры.
Триггеры с несколькими ступенями запоминания информации используются для задержки логических сигналов в потенциальной серии логических элементов.
Двухступенчатый RS-триггер.
Двухступенчатый RS-триггер (типа MS – master-slave) представляет собой устройство с двумя ступенями запоминания информации, каждая из которых представляет собой синхронный RS-триггер. Управление записью информации осуществляется синхросигналом, подаваемый на тактовый вход С. Первая ступень (master) – ступень запоминания, управляется прямым значением синхроимпульса. Вторая ступень (slave) – управляется инверсным значением синхроимпульса, то есть время записи информации в триггер-помощник отличается от времени записи в триггер-мастер на время соответствующее длительности синхроимпульса.
Синхроимпульсы подаются на вход только в те моменты, когда на информационных входах сигналы уже установились. При С=1 – триггер –мастер работает как обычный RS-триггер, а триггер-помощник находится в режиме хранения информации, так как на входе С помощника устанавливается уровень логического 0 после инверсии. Когда на входе С триггера-помощника появляется логическая 1, то в него перезаписывается информация хранящаяся в триггере-мастере.
Временные диаграммы работы двухступенчатого триггера.
D-триггеры.
D-триггер имеет 1 информационный вход и 1 тактовый С вход и выполняет функцию временной задержки сигнала поданного на вход D. D-триггер может быть получен из обычного RS-триггера соединением входа S с входом R через инвертор.
К155ТМ2
|
Qt |
D |
Qt+1 |
|
0 |
0 |
0 |
|
0 |
1 |
1 |
|
1 |
0 |
0 |
|
1 |
1 |
1 |
Синхронный D-триггер.
|
Qt |
D |
C |
Qt+1 |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
1 |
Т-триггеры.
Т-триггеры имеют только 1 информационный код Т – счётный. Логика работы: при каждом новом тактовом импульсе его состояние меняется на противоположное. Может быть получен из обычного RS-триггера, если его прямой выход соединить со входом R, а инверсный выход со входом S.
Таблица истинности:
|
Qt |
T |
Qt+1 |
|
0 |
0 |
0 |
|
0 |
1 |
1 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
Временная диаграмма:
Универсальные JK-триггеры.
Эти триггеры имеют 2 информационных входа:
(S) J – jerk – быстрое включение
(R) K – kill – быстрое выключение,
аналогичные входам S и R обычного триггера, но в отличие от наго JK-триггер не имеет запрещённых комбинаций на входе. При возникновении такой комбинации на входе (J=1, K=1) JK-триггер изменяет своё состояние на противоположное, то есть работает как триггер со счётным входом (как Т-триггер).
УГО:
Таблица истинности:
|
J |
K |
Qt |
Qt+1 |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
0 |
1 |
|
1 |
0 |
1 |
1 |
|
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
0 |
Лекция № 11
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Регистры. Регистры параллельного действия. Однофазный параллельный регистр.
Регистр – ЦУ, используемое для хранения и выполнения логических преобразований над n-разрядными двоичными словами.
Представляют собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. В устройствах могут выполняться следующие микрооперации:
Структурная схема для хранения n-разрядного двоичного слова.
Xn Sn
Xn-1 Sn-1
X1 S1
Регистр S состоит из n-триггеров. Состояние S определяется набором входных сигналов в парафазном коде . На регистр подаётся для хранения 2 n-разрядное слово Х=Хn, Xn-1,….., X1. С помощью совокупности входных сигналов в парафазном коде триггеры регистра сохраняют значение числа S=X до прихода новых входных сигналов. Число разрядов в регистре определяет его длину, а число состояний подчиняется закону: .
В зависимости от типа выполняемых в регистре микроопераций, они делятся:
В зависимости от числа входных и выходных каналов:
Все регистры характеризуются:
Регистры параллельного действия (памяти)
С параллельным приёмом и выдачей информации.
В зависимости от варианта применения в качестве элементов таких регистров могут быть использованы триггеры со статическим или динамическим управлением.
Однофазный параллельный регистр на RS-триггерах:
В качестве запоминающих элементов используются асинхронные RS-триггеры. Схема снабжена цепями управления, входными сигналами. Запись информации в регистр осуществляется в 2 такта. В первом такте сигналом сброс (СБР) все разрядные триггеры устанавливаются в 0 состояние. Во втором такте сигналом приём (ПРМ) информация с кодовой шины слова (КШС) записывается в соответствующие разряды триггера. Чтение информации осуществляется с прямых и с инверсных выходов разрядных триггеров.
Парафазные параллельные регистры:
В качестве запоминающих элементов в нём используют синхронные RS-триггеры. Информация на КШС представлена в виде парафазных сигналов. Такой регистр не требует установки всех разрядов в нулевое состояние. Запись информации в регистр осуществляется сигналом ПРМ, подаваемым по входу синхронизации С всех разрядных триггеров одновременно. Парафазные регистры обладают большим быстродействием, чем однофазные.
:
Лекция № 12
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Принципы построения и работы регистров последовательного действия. Последовательно-параллельные регистры. Параллельно-последовательные регистры. Универсальные реверсивные регистры.
Помимо операции параллельной записи иногда необходимо осуществлять сдвиг информации вправо (от старшего к младшему) или влево (от младшего к старшему) направлений. Для осуществления таких операций применяются регистры с последовательным приёмом или выдачей информации, который получил название сдвиговых регистров.
Внутренняя структура сдвигового регистра вправо:
D – data (данные)
S – shift (сдвиг)
R – right (право)
X – вводимое число
Схема регистра сдвига вправо на D-триггерах с динамическим управлением.
В регистре сдвига вправо первый разряд вводимого числа Х подаётся на вход первого (крайнего слева) разряда регистра и вводится в него при поступлении первого сигнала синхронизации С. С приходом следующего сигнала синхронизации значение Х с выхода Q0 вводится в следующий триггер и появляется на его выходе Q1, а в первый разряд регистра – триггер Q0 вводится следующий разряд Х2 числа Х. В каждом такте производится сдвиг поступающей информации на 1 разряд вправо. После n сигнала синхронизации весь регистр оказывается заполненным разрядами числа Х. Если подать последовательность из n сигнала синхронизации, а на вход регистра подать Х=0, то в результате будет выводиться число Х и в конце вывода регистр будет освобождён от хранимого числа Х.
Схема регистра сдвига вправо на D-триггерах с динамическим управлением.
D – data (данные)
S – shift (сдвиг)
L – left (лево)
X – вводимое число
Последовательно-параллельные регистры.
В таких регистрах информация записывается в последовательном коде, а считывается в параллельном. Запись информации осуществляется в старший (при сдвиге вправо) или в младший (при сдвиге влево) разряды регистра. Запись информации управляется сигналом разрешения записи (ЗП). Считывание информации осуществляется одновременно со всех прямых или инверсных выходов разрядных триггеров.
Временные диаграммы:
сдвиг
вправо
сдвиг
влево
Параллельно-последовательные регистры.
Разрядные триггеры таких регистров должны иметь цепи для одновременной записи информации во все разряды в параллельной форме. Чтение информации осуществляется в последовательной форме из младшего разряда (сдвиг вправо) младшим разрядом вперёд или из старшего разряда (при сдвиге влево) старшим разрядом вперёд. При этом в освобождающейся при сдвиге разряд может быть записана информация.
Универсальные реверсивные регистры.
УГО:
|
S0 |
S1 |
|
|
А |
0 |
0 |
|
Б |
0 |
1 |
|
В |
1 |
0 |
|
Г |
1 |
1 |
А – хранение информации
Б – последовательная запись при сдвиге влево
В – последовательная запись при сдвиге вправо
Г – параллельная запись информации
Такие регистры позволяют производить 3 операции:
Входы S0, S1 – это входы выбора режима работы регистра.
Лекция № 13
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Счётчики. Классификация счётчиков.
Последовательстное цифровое устройство обеспечивающее хранение слова информации и выполнения над ним микроопераций счёта называется счетчиком.
Микрооперация счёта заключается в изменении значения числа С в счётчике на ±1. Внутреннее состояние счётчика характеризуется коэффициентом пересчёта( модуль счёта) Кс, который определяет максимальное число единичных сигналов, которое может быть подсчитано счётчиком. Счётчик, содержащий n-двоичных разрядов может находиться в состояниях 0, 1, 2, ……., . При поступлении на вход суммирующего счётчика -й единицы он переходит из состояния в 0 состояние (сброс счётчика).
Основные параметры счётчиков:
Разрешающая способность – это минимальное время между двумя импульсами, которое надёжно фиксируется триггерами счётчика.
Информационная ёмкость – это максимальное число импульсов, которое может быть подсчитано счётчиком. Количественно информационная ёмкость равна коэффициенту счёта Кс. Счётчики обычно реализуются на D-триггерах, однако для их построения также могут использоваться не только триггеры со счётным входом, но и T-триггеры, JK-триггеры.
Классификация счётчиков.
По направлению счёта делятся на:
По способу организации схемы переноса делятся на:
В зависимости от наличия синхронизации делятся на:
Для маркировки счётчиков применяются символы ИЕ (Например: К561ИЕ6).
Суммирующие двоичные счётчики.
В суммирующих двоичном n-разрядном счётчике, состоящим из n-триггеров, реализуется счётная последовательность чисел, начинающаяся с 0. Очередное число в этой последовательности получается прибавлением 1 к предыдущему числу. После того, как последовательность доходит до максимума () она снова сбрасывается до 0 и счёт повторяется.
Трёхразрядный двоичный суммирующий счётчик с последовательным распространением переноса и Кс=2³.
|
N |
C |
Q2 |
Q1 |
Q0 |
|
1 |
1 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
|
|
2 |
1 |
0 |
0 |
1 |
|
0 |
0 |
1 |
0 |
|
|
3 |
1 |
0 |
1 |
0 |
|
0 |
0 |
1 |
1 |
|
|
4 |
1 |
0 |
1 |
1 |
|
0 |
1 |
0 |
0 |
|
|
5 |
1 |
1 |
0 |
0 |
|
0 |
1 |
0 |
1 |
|
|
6 |
1 |
1 |
0 |
1 |
|
0 |
1 |
1 |
0 |
|
|
7 |
1 |
1 |
1 |
0 |
|
0 |
1 |
1 |
1 |
|
|
8 |
1 |
1 |
1 |
1 |
|
0 |
0 |
0 |
0 |
Электрическая принципиальная схема:
В рассмотренной схеме суммирующего трёхразрядного счётчика построенного на последовательном соединении T-триггеров каждый последующий разряд счётчика переключается сигналом переноса, формируемым на выходе предыдущего разряда. Сигналы для счёта подаются на вход триггера самого младшего разряда. Такие счётчики называются счётчиками с последовательным переносом.
Недостаток:
tз=n*tn, где
n – число триггеров в составе счётчика
tn – схема переключения 1 триггера
Схема пригодна в простых счётчиках с малым количеством разрядов и отсутствием жёстких требований к быстродействию.
Пример:
К555ИЕ2ИЕ5
Двоичный счётчик со сквозным распространением переноса.
Для ускорения переноса счёта необходимо, чтобы изменение состояния отдельных разрядов счётчика происходило не последним, а непосредственно вслед за приходом счётного импульса. Из временной диаграммы видно, что изменение состояния триггера в старших разрядах осуществляется в момент времени, когда триггеры всех младших разрядов находятся в единичном состоянии (после 4 и 8 импульсов для 3 разряда счётчика). Переносы из младших разрядов в старшие могут быть организованы по следующим логическим выражениям:
Пi – сигнал переноса в i-том разряде счётчика
Qi – состояние разряда счётчика в момент времени t
Распространение переноса в этой схеме носит частично последовательный характер. От этого недостатка избавлены счётчики с цепями параллельного распространения переноса.
Трёхразрядный двоичный счётчик с цепями параллельного распространения переноса.
В этой схеме сигналы переноса формируются одновременно. Установка разрядов счётчика заканчивается сразу же по окончанию счётного импульса.
Недостаток схемы:
Лекция № 14
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Вычитающие двоичные счётчики. Реверсивные счётчики.
Эти счётчики выполняют микрооперацию вычитания, могут быть счётные с последовательным, сквозным и параллельным переносом. В вычитающих счётчиках реализуется счётная последовательность чисел с до 0. Очередное число в этой последовательности получается вычитанием предыдущего числа, после чего последовательность повторяется.
Схема трёхразрядного вычитающего счётчика.
Таблица истинности:
|
Nсост. |
С0 |
Q2 |
Q1 |
Q0 |
|
1 |
1 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
|
|
2 |
1 |
1 |
1 |
0 |
|
0 |
1 |
0 |
1 |
|
|
3 |
1 |
1 |
0 |
1 |
|
0 |
1 |
0 |
0 |
|
|
4 |
1 |
1 |
0 |
0 |
|
0 |
0 |
1 |
0 |
|
|
5 |
1 |
0 |
1 |
0 |
|
0 |
0 |
1 |
0 |
|
|
6 |
1 |
0 |
1 |
0 |
|
0 |
0 |
0 |
1 |
|
|
7 |
1 |
0 |
0 |
1 |
|
0 |
0 |
0 |
0 |
|
|
8 |
1 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
7
6
5
4
3
2
1
0
Триггер каждого последующего разряда переходит в другое состояние при строчном займе, обратные сигналу переноса в суммирующем счётчике, поэтому вычитающие счётчики в отличие от суммирующих так, что со входом каждого последующего триггера соединяется универсальный выход предыдущего триггера. Функционирование i-го разряда вычитающего счётчика можно относить к логическим выражениям переноса Пi+1 и разности Сi.
|
bi |
Пi |
Ci |
Пi+1 |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
Реверсивные счётчики.
В реверсивных счётчиках объединяются схема суммирующего и вычитающего счётчика.
В реверсивном счётчике на Т-триггерах счётные сигналы поступают на входы через логические элементы. Для счётных сигналов предусмотрены 2 входа. Если счётчик работает как суммирующий, то сигналы счёта подаются на вход «+1», для вычитающего – на вход «-1». На выходе счётчика обозначенном «>15» сигнал появляется при переходе счётчика в состояние с №15 (когда все триггеры устанавливаются в 1). На этом выходе формируется сигнал переноса в следующий счётчик. На выходе «<0» сигнал появляется при заполнении счётчика нулями. Это сигнал займа в следующий счётчик в схеме вычитающего счётчика.
Лекция № 15
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Формирователи и генераторы импульсов.
Все импульсные устройства схематехники делятся на:
Применение RC-цепочек по видам микросхем.
U0 – пороговое напряжение Uвых=U0*
На вход дифференцирующей цепочки подают скачок входного напряжения U0, т.к. согласно 2 закону коммутации напряжение на конденсаторе С не может измениться скачком в такой цепи Uвх полностью передаётся на выход, т.е. Uвх=Uвых, а затем оно начинает уменьшаться до 0 по показательному закону:
Uвых=U0*,
где τ=RC – постоянная времени цепи, соответствующая изменению входного напряжения на 63 % от исходного (=0,37).
При подаче на вход интегрирующей RC-цепи скачка входного напряжения Uвх, напряжение на выходе сначала равно 0, а затем плавно возрастает до U0 по показательному закону.
τ=RC – соответствует изменению Uвх от 0 до 63% от исходного, т.е. =0,63.
Если после дифференцирующей цепочки включить логический элемент (инвертор), то при подаче на вход скачка входного напряжения Uвх, напряжение в точке А будет некоторое время превышать пороговое напряжение для логического элемента, у которого на выходе был высокий логический уровень (логическая 1), а станет низкий (логический 0), а через время τ=RC когда Uа станет меньше Uпор, Uвых снова повысится до логической 1.
Вывод:
Таким образом на выходе инвертора будет сформирован импульс, длительность которого Т определяется по формуле:
Включение по входу логического элемента интегрирующей цепочки приводит к задержке скачка напряжения на его выходе на время:
,
Где Uп – пороговое напряжение
Таким образом на выходе инвертора могут быть сформированы импульсы отрицательной полярности, а сам логический элемент может быть применён в качестве формирователя импульсов.
Варианты формирователей импульсов на логических элементах.
Формирователи импульсов (ФИ)
Формирователи импульсов – логические устройства, осуществляющие связь между амплитудно-временными параметрами входных и выходных сигналов. ФИ предназначены для выделения положительных и (или) отрицательных фронтов логических сигналов (детекторы фронта); приведение уровней случайных сигналов к стандартным логическим (амплитудные дискриминаторы); преобразователи формы импульсов, их расширители и т.д.
Лекция № 16
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Детекторы положительного фронта (ДПФ) импульсной последовательности на основе логических элементов И-НЕ.
ДПФ формируют на выходе короткий положительный или отрицательный импульс в момент соответствующего переключения логических уровней входного сигнала.
τр
Элемент DD1 инвертирует Uвх и подаёт его на инвертирующую RC-цепь. Если на входе элемента DD1 напряжение Uвх будет меньше Uпор, то высокий уровень начинает заряжать конденсатор С до напряжения Uс равное , но Uвх также поступает и на верхний вывод элемента DD2 и является для него доминирующим, следовательно на выходе элемента DD2 независимо от напряжения конденсатора сохраняется уровень логической единицы , что видно из последнего графика. По положительному фронту входного сигнала синхронно переключаются в логический 0 уровни и Uвых на выводах DD1 и DD2. Совпадение логических единиц на входе DD2 поддерживается в течении времени разряда конденсатора от Uс=до Uпор. Разряд происходит через резистор R и входную цепь по экспоненте с постоянной ,
где ― выходное сопротивление элемента DD1 в состоянии логического 0 на выходе.
В момент времени t2 напряжение на конденсаторе Uс достигает порогового и на выходе DD2 снова устанавливается Uвых равное .
Таким образом, формируется импульс отрицательной полярности с длительностью:
,
где Uп – пороговое напряжение
После момента времени t2 разряд конденсатора продолжается, достигая значение Uс=. По отрицательному фронту входного сигнала переключается DD1 в логическую 1 и начинается восстановление заряда конденсатора выходным током элемента DD1 с постоянной времени τз, которая определяется по формуле:
τз=С*(R+),
где -- выходное сопротивление элемента DD1 в состоянии логической 1 на выходе.
Подключение диода VD параллельно резистору R ускоряет процесс заряда конденсатора и переход схемы в исходное состояние.
Недостаток схемы ДПФ: наличие навесных компонентов (R, C, VD).
Схема ДПФ без навесных элементов.
Длительность выходного импульса определяется временем задержки сигнала в логических элементах DD1, DD2, и т.д., DDn-1, DDn;
Tи=(m+1)*tз.д.р.ср,
где m – число инверторов
tз.д.р.ср – среднее время задержки распространения сигнала (зависит от конструктивных особенностей применяемой логической базы.
Лекция № 17
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Детектор отрицательного фронта (ДОФ) импульсной последовательности на логических элементах ИЛИ-НЕ.
Схема ДОФ реализуется аналогично схеме ДПФ. Как и в схеме с ДПФ важное значение имеет логическая функция только выходного элемента, а в качестве инверторов могут быть использованы как элементы И-НЕ, так и элемента ИЛИ-НЕ.
Длительность выходного импульса определяется:
,
где -- входной ток элемента DD2 в состоянии логического 0.
Подключение диода VD ускоряет процесс разряда конденсатора С м уменьшает время восстановления схемы в исходное состояние.
Аналогично строится схема ДОФ без навесных элементов:
Схема детектора положительного и отрицательного фронта.
Без навесных элементов:
Длительность выходных импульсов формируемых по положительным и отрицательным фронтам входного сигнала выравнивается подключением диодов VD1 и VD2 и резистора R2:
Схема формирователя импульсов из случайного непрерывного входного сигнала.
Часто на входе ЦУ необходим формирователь двухуровнего логического сигнала из случайного непрерывного входного сигнала.
―пороговое напряжение логической 1
―пороговое напряжение логического 0
U*―промежуточное напряжение
Схема построена на основе двух инверторов охваченных положительной обратной связью через резистор R2 (схема триггера Шмидта). Пороговое напряжение и определяется по формуле ,
где
Одновибраторы.
Одновибраторами (ждущими мультивибраторами) называются регенеративные устройства, имеющие 1 устойчивое состояние, которое в ответ на внешний импульс запуска, генерирует однократный выходной импульс с заданными амплитудно-временными параметрами.
Rс – времязадающая цепь
Если сопротивление R выбирают из условия R<Uпор*Uи.п./(Uи.п.-Uпор)* ,
где ―входной ток микросхемы, при Uвх=0, то на входе DD1 будет действовать напряжение на резисторе логического 0следовательно на выходе элемента DD1 будет уровень логической 1 . На входе DD2 высокий уровень совпадёт с обязательным исходным состоянием высокого уровня , следовательно на выходе DD2 будет 0 и конденсатор С – разряжен.
По приходу на вход одновибратора короткого отрицательного импульса Uвх по его фронту переключается выход элемента DD2 в логическую 1. Импульс напряжения через конденсатор С поступает на вход элемента DD1 и устанавливает на его выходе низкий логический уровень , который поступив на вход DD2 поддерживает на его выходе уровень логической 1 после окончания входного импульса. Конденсатор С заряжается через резистор R и выходную цепь элемента DD2. По мере его заряда через резистор ir, напряжение на резисторе экспоненциально уменьшается: UR=ik*R.
τз=С*(R+).
В момент времени t2 напряжение на резисторе становится равным пороговому UR=Uпор и выход DD1 переключается из 0 в 1, а элемент DD2 снова переключается в устойчивое состояние логического 0.
Лекция № 18
Предмет: микросхемотехника
Специальность: 05090805 Конструирование, производство и техническое обслуживание средств электронной техники
Тема: Генераторы импульсов. Мультивибраторы на логических элементах. Генераторы импульсов на основе триггеров. Одновибраторные RS-триггеры.
Генераторы импульсов. Мультивибраторы на логических элементах.
Мультивибратор – регенеративное устройство с положительной обратной связью, не имеющее устойчивых состояний и генерирующее непрерывную серию импульсов с постоянными амплитудно-временными параметрами.
Мультивибратор на дискретных элементах:
Мультивибратор на логических элементах:
Если включить 2 формирователя импульсов последовательно, а выход второго включить на вход первого и в полученной схеме на любой из входов подать скачок напряжения, то в схеме возникает процесс автоматического поддержания колебаний, т.е. она становится автогенератором колебаний.
R*1, R*2 – элементы, которые обеспечивают режим автоколебаний за счёт введения ПОС.
BQ – кварцевый резонатор – устройство стабилизирующее частоту генерируемых мультивибратором импульсов.
Недостаток:
Низкая стабильность длительности импульсов при использовании ТТЛ (Uпор=1,7В).
Для повышения стабильности по входу элемента DD1 включают кремниевый транзистор (Uпор переключ=0,5 – 0,7В).
Мультивибратор с автозапуском на основе логических элементов.
Схема содержит две времязадающие цепи: R1, C1 и R2, C2. Сам мультивибратор построен на элементах DD1и DD2, а элементы DD3и DD4 обеспечивают автозапуск. В режиме стационарных колебаний на выходах U21 и U22 устанавливаются противофазные колебания, следовательно, на выходе DD3 будет постоянно присутствовать уровень логической 1, а на выходе DD4 – логического 0. В этом случае резистор R2 будет «заземлён» через внутренние цепи элемента DD4. В случае срыва колебаний на выходах DD1 и DD2 устанавливаются уровни логических 1 и , а на выходе DD4 – логическая 1, которая поступает через резистор R2 на вход элемента DD2 и выводит его из равновесного состояния (схема запускается). Длительность полупериодов Т1 и Т2:
;
частота генерируемых импульсов:
Генераторы импульсов на основе триггеров. Одновибраторные RS-триггеры.
Для построения одновибратора на основе RS-триггера надо включить времязадающую цепь между одним из входов и соответствующим входом.
Второй вход используется для запуска схемы. В одновибраторе используется в качестве времязадающей интегрирующая цепь между единичным выходом Q и входом сброса R. Поэтому устойчиво триггер может находиться только в состоянии логического 0, т.к. после установки в логическую 1 высокий потенциал напряжения на выходе заряжает конденсатор С через резистор R.
Через время tи напряжение на конденсаторе С достигает Uпор, что приводит к переключению триггера в логический 0. Таким образом, длительность выходного импульса определяется длительностью заряда конденсатора от напряжения Uс(0) до Uпор, что явно видно на графике. После сброса триггера в 0 состояние схема восстанавливается: конденсатор С начинает разряжаться (ускорению переключения способствует подключение диода VD).
Основной недостаток схемы: нестабильность длительности импульса tи вследствие изменения температуры окружающей среды.
Температурную стабильность можно существенно улучшить, если времязадающую цепь включить между выходами триггера.
Мультивибраторы на RS-триггерах.
Если схему одновибратора дополнить второй времязадающей цепью, то получается автоколебательный мультивибратор с независимой регулировкой длительности полупериодов Т1, Т2 и постоянной времени.
Длительность полупериодов:
Мультивибраторы на основе триггера Шмидта.
Если мультивибратор должен обеспечить только заданную частоту генерации, а скважность импульса Q=T1+T2/T1 несущественна, то мультивибратор может быть собран на основе триггера Шмидта.
Передаточная характеристика
―элемент триггера Шмидта
Передаточная характеристика триггера Шмидта имеет явно выраженный гистерезисный характер. Если между входом и выходом триггера включить RC-цепь, то при подключении источника питания, конденсатор разряжен, на выходе – логическая 1 следовательно начинается заряд С через резистор R. При достижении на входе Uпор1 происходит переключение триггера в логический 0 и разряд конденсатора; при достижении Uпор2 – снова выход переключается в логическую 1 и т.д., следовательно, происходит режим автогенерации.
∑
∑
Tp
Ai SM S
Bi
C P
И ИЛИ